说明：1、接收4位输入，最多存储8个，类似于先进先出的循环队列 2、输入和输出都有使能信号 3、输出有两种（在NEXYS4操作板上），一种以4位out输出队列首元素，一种以8个7段数码管显示队列状态（当前首元素右下方的小数点亮，每个数码管显示一个寄存器里的数据。

说明：? 参考mcdt_basic_virtual_sequence与mcdt_basic_test之间 的对应关系，将剩余的mcdt_burst_test和 mcdt_fifo_full_test也剥离为virtual sequence与对应的test。 ? 将之前为了满足覆盖率而实现的其它test也按照以上的要求进行 剥离。 ? 在完成以上的virtual sequence与test关系剥离之后，更新后的 测试用例可以通过，且合并后的覆盖率可以满足之前的要求

说明：并行读写14路串口数据，数据被写入FIFO，在收到读写信号后，SPI发送数据出去

说明：自定义异步FIFO设计，用于数字ic及fpga设计中的数据缓存

说明：对于Quartus自带的IP-core FIFO的测试程序，含程序源码，仿真文件，Modelsim自动化仿真Do文件，Quartus工程

说明：用于演示fifo应用程序，可实现缓存的读写，适合在接收中断函数中写入缓存，在应用任务中读出数据，方便快捷的处理数据。

说明：fisrt in first out s pogram

说明：掌握SDRAM数据读写、刷新、初始化以及FPGA串口收发时序，熟练FIFO IP核的生成和调用。

说明：verilog实现的fifo的读和写，内含仿真文件，亲测好用

说明：FIFO and clkcore IPs

说明：通过内存文件映象实现了一个FIFO消息队列,可以工作在所有的windows版本中

说明：ddd

说明：一个可以综合的Verilog 写的FIFO存储器，适合自己设计FIFO，不用IP核， 在 Quartus II综合过，基本可以用

说明：二级寄存器格雷码，fifo，256深度，全部一个代码

说明：1、初步掌握FPGA开发流程，熟悉Quartus II的FPGA应用开发环境。 2、掌握IP核FIFO的使用。 3、熟悉modelsim仿真软件的使用。

说明：FIFO管理，包括fifo_push，fifo_pop，fifo_flush等

说明：异步fifo实现，通过双口ram实现异步fifo

说明：用FPGA控制的含fifo的SDRAM程序 总体分为FIFO后的SDRAM控制器顶层文件和SDRAM初始化模块，以及相应的仿真程序

说明：三种类型的fifo verilog模型，具有应用参考价值

说明：Verilog HDL实现通用的FIFO的一个demo，可以参考这个程序根据自己的需求更改深度和宽度，以及标志位

说明：使用stm32的串口实现fifo队列缓冲读写数据，值得新手学习

说明：异步FIFO，12位转16位异步FIFO，用于高速采集FIFO模块

说明：包含fifo的在vivado16.4的实测代码，仿真验证

说明：用verilog实现的uart，包含接收和发送模块，还有测试用fifo

说明：基于ALTERA芯片来驱动IP核FIFO先入先出队列

说明：这是一个使用Vivado开发，使用Verilog编程实现，包含testbench和约束文件。

说明：FIFO资料包含两种不同的设计结构和源代码

说明：verilog 异步FIFO分模块代码 可综合

说明：10_100m_ethernet-fifo_convertor