小李z 在 2020-07-15 23:11:28 上传
说明:VHDL串口收发模块,分频,顶层,发送,接收
开发平台:VHDL | 大小:205KB | 下载0次
严先生啊 在 2020-07-15 21:24:33 上传
说明:基于OV5640摄像头的视频图像传输存储以及读取。供大家参考。
开发平台:Verilog | 大小:9315KB | 下载0次
11zsy 在 2020-07-15 12:08:50 上传
说明:停车场计数器结合计数器、有限状态机和数码管分时复用显示电路,用两个带去抖电路的按键代替光电传感器的输入,验证停车场计数器的功能。
开发平台:VHDL | 大小:12KB | 下载0次
Derfco 在 2020-07-15 06:46:59 上传
说明:HCSR04 design on VHDL
开发平台:VHDL | 大小:693KB | 下载0次
Derfco 在 2020-07-15 06:42:15 上传
说明:Alu design on Xilinx Vivado, have 4 bit adder, 4-bit subtractor, and, or, shif and displacement of bits, to the right and to the left
开发平台:VHDL | 大小:887KB | 下载0次
yuezhenwei622 在 2020-07-14 10:20:38 上传
说明:可以设置波特率、奇偶校验、数据位也可以设置
开发平台:Verilog | 大小:5KB | 下载0次
ee_xie 在 2020-07-13 18:03:50 上传
说明:搭建verilog测试平台,需要打印信息和产生clk、rstn信号时,可直接例化使用。
开发平台:Verilog | 大小:1KB | 下载0次
MegaMindSG 在 2020-07-13 04:22:50 上传
说明:Buzzer control in Verilog in Altera FPGA
开发平台:Verilog | 大小:3041KB | 下载0次
MegaMindSG 在 2020-07-13 04:21:20 上传
说明:12864 lcd on verilog altera
开发平台:Verilog | 大小:5078KB | 下载0次
MegaMindSG 在 2020-07-13 04:18:00 上传
说明:Altera ep4ce peripheral control - camera
开发平台:Verilog | 大小:8506KB | 下载0次
MegaMindSG 在 2020-07-13 04:17:59 上传
说明:Altera EP4Ce lm75A temp sensor
开发平台:Verilog | 大小:106KB | 下载0次
MegaMindSG 在 2020-07-13 04:12:55 上传
说明:altera ep4c3 peripheral control
开发平台:Verilog | 大小:3618KB | 下载0次
MegaMindSG 在 2020-07-13 04:10:59 上传
说明:Digital logic in verilog
开发平台:Verilog | 大小:2929KB | 下载0次
fdafdsjak 在 2020-07-10 18:14:53 上传
说明:在可以使蜂鸣器播放音乐的基础上, 增加播放音乐的数量, 要求播放的音乐 在三首以上。 在数码管上显示当前播放的音乐是第几首, 并使播放的音乐在数码管显示屏 上进行滚动(例如,当播放第一首歌曲使,数码管显示 000001,并且 1 由右向 左依次显示,其余位置为 0),当蜂鸣器播放下一首歌时,数码管的显示可以立 即加一,并且仍然由右向左滚动。
开发平台:Verilog | 大小:867KB | 下载0次
zhangxiangwei 在 2020-07-09 20:02:52 上传
说明:MIPS汇编程序和运行时模拟器。MARS是一个轻量级的交互式开发环境(IDE),用于使用MIPS汇编语言进行编程,旨在与Patterson和Hennessy的计算机组织和设计一起用于教育级别。
开发平台:Verilog | 大小:3888KB | 下载0次
ddsdaa 在 2020-07-09 17:08:03 上传
说明:高性能异步FIFO,使用格雷码进行空满判断
开发平台:Verilog | 大小:422KB | 下载0次
茶叶2222 在 2020-07-09 16:56:28 上传
说明:ntfs-3g 移植代码,用于移植ntfs功能
开发平台:C/C++ | 大小:317KB | 下载0次
Seatsnady 在 2020-07-09 16:43:37 上传
说明:vga for de2 that shows a blue screen
开发平台:VHDL | 大小:499KB | 下载0次
mahan2017 在 2020-07-09 01:42:21 上传
说明:This is a method of reading the Device DNA from the PL for Zynq 7000 devices wrapped in an AXI interface for easy MMIO access on the PS.
开发平台:Verilog | 大小:90KB | 下载0次
匿名song 在 2020-07-08 15:42:53 上传
说明:使用VHDL语言实现一个简易CPU,并能够正确运行
开发平台:VHDL | 大小:319KB | 下载0次
MedYak 在 2020-07-08 03:36:25 上传
说明:William Kafig - VHDL 101_ Everything you need to know to get started-Newnes (2011)
开发平台:VHDL | 大小:5336KB | 下载1次
MedYak 在 2020-07-08 03:33:10 上传
说明:Realization of Cordic Algorithm in DDS
开发平台:VHDL | 大小:518KB | 下载0次
MedYak 在 2020-07-08 03:27:18 上传
说明:Simulink to Vhdl Cordic Core
开发平台:VHDL | 大小:7939KB | 下载0次
MedYak 在 2020-07-08 03:24:10 上传
说明:Cordic Documentation
开发平台:VHDL | 大小:666KB | 下载0次
psg.lgd.ameame 在 2020-07-07 19:11:53 上传
说明:VHDL电子钟,有闹钟模块,建议使用原理图编程
开发平台:VHDL | 大小:167KB | 下载0次
kkkii 在 2020-07-07 15:14:03 上传
说明:vhdl电子钟 包含计数,闹钟以及时间调整功能
开发平台:Quartus II | 大小:59KB | 下载0次
sidds 在 2020-07-07 11:04:09 上传
说明:this is a 3 phase PLL program
开发平台:C++ Builder | 大小:607KB | 下载0次
AY3225 在 2020-07-06 20:56:57 上传
说明:sd卡读写的测试完整工程文件分享,需要自取
开发平台:Verilog | 大小:6KB | 下载0次
lw1997 在 2020-07-06 10:36:49 上传
说明:用Verilog实现数字脉宽调制模块,主要模块有锁相环、计数器、多路选择器
开发平台:Vivado | 大小:489KB | 下载0次
Magnolia__ 在 2020-07-05 08:06:39 上传
说明:LED分组密码算法的Verilog实现,通过modelsim功能仿真
开发平台:Verilog | 大小:6696KB | 下载0次
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