阿部多瑞 在 2020-04-17 17:40:46 上传
说明:使得4个LED灯依次闪烁只需要在4位计数器中输入时钟信号,但实际上器件的系统时钟频率高达50 Mhz,以如此快的速度变化人眼是无法识别的,所以在计数器前设计一个分频器,将分频后的信号作为使能信号控制计数器计数。
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阿部多瑞 在 2020-04-17 17:37:57 上传
说明:该实验程序分为四个模块,计数模块、综合模块、译码模块和显示模块。 计数模块是由计数器作为分频器和产生四位二进制数,综合模块中四位二进制数作为选择信号产生数码管选择信号和译码信号,译码信号通过译码模块产生数码管显示信号,最后通过显示模块显示数码管。
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阿部多瑞 在 2020-04-17 17:34:25 上传
说明:设计一个简易数字波形,采用ROM进行一个周期数据存储,并通过地址发生器产生波形信号(ROM:10位地址8位数据)。其工作原理是:将要产生的波形数据存入波形存储器?,然后在参考时钟的作用下?,对输入的频率数据进行累加?,并且将累加器的输出一部分作为读取波形存储器的地址?,将读出的波形数据经D/A转换为相应的模拟电压信号。
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阿部多瑞 在 2020-04-17 17:32:24 上传
说明:采用层次化设计,VHDL设计电子钟,所有模块共用主时钟频率50M,实现时分秒计时,暂停,调时间等功能
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阿部多瑞 在 2020-04-17 17:29:10 上传
说明:该实验程序分为若干个模块:分频模块,时分秒计数模块、译码显示模块、去抖模块、宽脉冲变窄脉冲模块、门电路“或”逻辑模块。 关键模块说明: 分频模块:将50MHz频率分频实现1HZ,作为时分秒模块计数时钟端;将50MHz频率分频实现1KHz,作为数码管刷新时钟频率。 去抖模块:通常按键的按下和抬起,键盘回路中会产生短暂的冲激信号,抖动的时间长短由按键的而机械特性决定的,一般为5ms-10ms。因此,通过双D触发器构成单稳态电路实现消抖。 宽脉冲变窄脉冲模块框图:D触发器输出端取反与触发器的输入相“与”,可以将宽脉冲变成窄脉冲。
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hufangde 在 2020-04-17 16:30:20 上传
说明:简单的基于verilog的异步sram 读写程序
开发平台:Quartus II | 大小:1KB | 下载0次
会飞的小幻 在 2020-04-17 12:56:32 上传
说明:基于FPGA实现的带有清零、置位功能的上下计数器程序源码
开发平台:Verilog | 大小:2966KB | 下载0次
会飞的小幻 在 2020-04-17 12:55:39 上传
说明:基于FPGA Verilog实现的多人选票器的程序源码
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Beignet 在 2020-04-17 03:01:01 上传
说明:The main goals of the book are (1) to teach students the fundamental concepts in classical manual digital design and (2) illustrate clearly the way in which digital circuits aredesignedtoday,usingCADtools. Eventhoughmoderndesignersnolongerusemanual techniques, except in rare circumstances, our motivation for teaching such techniques is to give students an intuitive feeling for how digital circuits operate.
开发平台:PDF | 大小:10040KB | 下载1次
钟山 在 2020-04-17 01:57:07 上传
说明:基于ZYNQ学习verilog语言,平台是vivado,含有vivado的安装过程
开发平台:Vivado | 大小:5415KB | 下载2次
小斌哥哥9 在 2020-04-17 00:08:35 上传
说明:带FIFO的uart收发程序,在xilinx kintex7上已经验证
开发平台:Verilog | 大小:6KB | 下载0次
任梓铭 在 2020-04-16 21:10:04 上传
说明:HLS卷积运算源代码,包括.cpp文件,.h文件以及测试文件
开发平台:C/C++ | 大小:1KB | 下载0次
ZEED 在 2020-04-16 10:51:35 上传
说明:单指令周期的带加法VERILOG实现,希望有帮助
开发平台:Others | 大小:3KB | 下载0次
ZEED 在 2020-04-16 10:50:58 上传
说明:单指令周期的VERILOG实现,希望有帮助
开发平台:Others | 大小:3KB | 下载1次
r3d 在 2020-04-16 05:10:16 上传
说明:xilinx kintex board scheme
开发平台:VHDL | 大小:215KB | 下载1次
r3d 在 2020-04-16 05:00:35 上传
说明:virtex 5 pci-e description solutions
开发平台:UNIX | 大小:357KB | 下载1次
zou3 在 2020-04-15 21:22:49 上传
说明:Processor Core 应用指南,fpga的资料,不错哦
开发平台:C/C++ | 大小:158KB | 下载0次
zou3 在 2020-04-15 21:22:17 上传
说明:AD6 中进行FPGA设计与仿真,很不错的资料哦
开发平台:C/C++ | 大小:88KB | 下载0次
zou3 在 2020-04-15 21:21:44 上传
说明:AD6 中进行FPGA设计及综合下载,希望喜欢,上传不易哦
开发平台:C/C++ | 大小:119KB | 下载0次
肖想 在 2020-04-15 18:06:07 上传
说明:用Verilog语言来编写的32位spi,使用robei工具。
开发平台:Verilog | 大小:849KB | 下载0次
既见君子,云胡不喜 在 2020-04-15 15:53:17 上传
说明:用嵌入式系统控制东西南北四个方向,得到交通灯的效果。
开发平台:Verilog | 大小:3340KB | 下载0次
Aashish2020 在 2020-04-15 04:42:16 上传
说明:floating point matlab
开发平台:matlab | 大小:1267KB | 下载0次
yangyang734 在 2020-04-14 23:27:46 上传
说明:自动售货机投币5、10、20元购买25元饮料的VHDL程序。
开发平台:VHDL | 大小:180KB | 下载1次
hayto 在 2020-04-14 22:14:22 上传
说明:包含UART接收器发送器的代码,包含测试文件可以通过modelsim仿真
开发平台:VHDL | 大小:4KB | 下载0次
hayto 在 2020-04-14 22:13:01 上传
说明:包含同步异步FIFO的veilog代码描述,包含注释适合学习
开发平台:VHDL | 大小:252KB | 下载0次
hayto 在 2020-04-14 22:10:52 上传
说明:RISC全部源码,包含仿真文件,使用makefile脚本编写,能通过vcs编译
开发平台:VHDL | 大小:158KB | 下载0次
hayto 在 2020-04-14 22:04:19 上传
说明:一些采用verilog描述的数字功能模块,有常见的同步异步FIFO,RAM等模块,适合新手学习
开发平台:VHDL | 大小:186KB | 下载1次
筱筱h 在 2020-04-14 12:04:52 上传
说明:模糊控制器verilog程序,模糊控制器最简单的实现方法是将一系列模糊控制规则离线转化为一个查询表(又称为控制表)。这种模糊控制其结构简单,使用方便,是最基本的一种形式。
开发平台:Verilog | 大小:7KB | 下载0次
elen12 在 2020-04-14 11:31:55 上传
说明:一些用Modelsim仿真的verilog源代码,包括计数器,移位寄存器等。
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elen12 在 2020-04-14 11:28:58 上传
说明:一个用硬件描述语言verilog实现的同步清零的模55计数器。
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