夏夜的遐想 在 2020-11-03 19:49:50 上传
说明:使用HSPICE和TSMC 0.18μm CMOS工艺模型和1.8V电源,绘制了W=400nm和L=200nm的NMOS器件的亚阈值电流IDSUB与VBS,以及饱和电流IDSAT与VBS。将VBS的范围指定为0到–2.0 V。
开发平台:Others | 大小:20KB | 下载0次
VardenH 在 2020-11-03 14:50:41 上传
说明:Eplanwiki.EplAddin.Pong 插件开发
开发平台:C# | 大小:78KB | 下载0次
顽皮的小石头 在 2020-11-03 13:36:57 上传
说明:PCI接口IP核,附说明文档,值得借鉴学习
开发平台:Vivado | 大小:31KB | 下载0次
Tai2020 在 2020-11-02 23:10:04 上传
说明:我们本节谈DPI的应用将就着更简单直观的实际场景,来谈一谈如何满足那些习惯于写C测试的“老测试员”们,使得他们可以在C环境下写C测试用例,而无需关注与底层验证环境是否由UVM实现还是实际硬件去执行C的代码。
开发平台:Quartus II | 大小:19KB | 下载0次
Tai2020 在 2020-11-02 23:07:51 上传
说明:从上一篇《SV组件实现篇》来看,verifier梅、尤、娄和董四位验证师已经做完了模块验证,进而转向了验证环境的集成和验证环节。由于verifier董负责验证环境的持续集成,路桑跟他做了一次交谈,问了问这位新手面临哪些困境。
开发平台:Verilog | 大小:29KB | 下载0次
Tai2020 在 2020-11-02 23:04:50 上传
说明:从这一部分开始我们将进入System verilog 的语言学习和应用。 在进入SV(SystemVerilog)之前,如果读者已经学习过Verilog语言,那么对我们接下来的的从Verilog到SV过渡的部分会容易一些;如果读者之前也没有接触过Verilog语言,也不需要担心。我们对于SV的三个篇章将会带你在学习完这三章之后,懂得 如何搭建测试平台、以及掌握SV的核心语法、产生测试场景和完成数据比对
开发平台:Verilog | 大小:19KB | 下载0次
Tai2020 在 2020-11-02 23:02:56 上传
说明:本系列教程主要 基于一个假想的彩虹糖验证平台来带领大家了解 UVM 的基本概念以及运行机制 。彩虹糖验证平台会以受控的随机方式产生很多不同颜色和口味的彩虹糖,除了生产彩虹糖该平台还将自行评估彩虹糖的可口程度。本教程并不涉及 AXI,OCP 等其他系统总线,所以并不需要了解任何总线相关的知识。本小节将首先 介绍彩虹糖验证平台的整体框架以及生产和评估的各个验证组件 。
开发平台:Verilog | 大小:25KB | 下载0次
肿之人 在 2020-11-02 16:30:20 上传
说明:四位串行进位加法器在STEP MAX10开发板(10M02SCM153)上的VHDL实现 使用Quartus Prime 20.1编写
开发平台:VHDL | 大小:5147KB | 下载0次
lesterhuang0611 在 2020-11-02 10:04:10 上传
说明:jtag协议资料,主要用于jtag的前期学习以及范例程序
开发平台:VHDL | 大小:3014KB | 下载3次
EZ4Wyz 在 2020-11-02 09:56:09 上传
说明:使用HCSR04模块,verilog编写,用了4个led灯做测试,1个灯亮大约是50cm。已经调试通过。
开发平台:Quartus II | 大小:1KB | 下载0次
takrony 在 2020-11-02 08:22:58 上传
说明:library for design circuit
开发平台:LINUX | 大小:6085KB | 下载0次
到处瞧瞧 在 2020-11-01 18:03:08 上传
说明:Verilog编写,用Xilinx Basys2开发板实现,产生NRZ 24位一帧信号然后生成的HDB3码。
开发平台:Verilog | 大小:4KB | 下载0次
到处瞧瞧 在 2020-11-01 17:45:08 上传
说明:Verilog编写,在Xilinx Basys2开发板实现,以板载外设生成NRZ 24位一帧NRZ信号,然后做帧同步提取和保护。
开发平台:Verilog | 大小:198KB | 下载0次
BURIEDINTHESUN 在 2020-11-01 00:21:19 上传
说明:基于VerilogHDL语言的数字钟设计,可实现基本计时功能
开发平台:Verilog | 大小:2KB | 下载0次
小博小超人 在 2020-10-31 13:45:54 上传
说明:《数字滤波器的MATLAB与FPGA实现:Altera Verilog版》——杜勇六到九章pdf
开发平台:VHDL | 大小:35692KB | 下载2次
小博小超人 在 2020-10-31 13:44:43 上传
说明:《数字滤波器的MATLAB与FPGA实现:Altera Verilog版》——杜勇前五章
开发平台:VHDL | 大小:42619KB | 下载1次
小博小超人 在 2020-10-31 13:34:53 上传
说明:数字通信同步技术的MATLAB与FPGA实现 Altera Verilog版.pdf
开发平台:VHDL | 大小:50859KB | 下载2次
nikezhou1104 在 2020-10-31 11:05:41 上传
说明:4位加法器,4位数字相加及进位功能的实现,主要利用Verilog语言实现,简单轻松,且代码量少
开发平台:VHDL | 大小:9KB | 下载0次
huxi 在 2020-10-29 20:41:06 上传
说明:非长有用的verilog代码,可以参考下以太网开发
开发平台:Verilog | 大小:118KB | 下载0次
Abdelazeem 在 2020-10-29 05:25:36 上传
说明:Collection of Ethernet-related components for gigabit, 10G, and 25G packet processing (8 bit and 64 bit datapaths). Includes modules for handling Ethernet frames as well as IP, UDP, and ARP and the components for constructing a complete UDP/IP stack. Includes MAC modules for gigabit and 10G/25G, a 10G/25G PCS/PMA PHY module, and a 10G/25G combination MAC/PCS/PMA module. Includes various PTP related components for implementing systems that require precise time synchronization. Also includes full MyHDL testbench with intelligent bus cosimulation endpoints.
开发平台:Verilog | 大小:1875KB | 下载2次
phil31 在 2020-10-29 01:19:48 上传
说明:SPARTAN6 libraries guide V14.3
开发平台:WINDOWS | 大小:3667KB | 下载0次
phil31 在 2020-10-29 01:19:43 上传
说明:DDR-SDRAM Controller Core
开发平台:WINDOWS | 大小:38KB | 下载0次
phil31 在 2020-10-29 01:17:54 上传
说明:SPARTAN 6 UG381 V1.7 2015
开发平台:WINDOWS | 大小:1595KB | 下载0次
phil31 在 2020-10-29 01:13:46 上传
说明:SPARTAN6 DC characterisitcs
开发平台:WINDOWS | 大小:772KB | 下载0次
renxh 在 2020-10-28 14:11:07 上传
说明:基于Xilinx ZYNQ的流水灯的设计实现
开发平台:C/C++ | 大小:42582KB | 下载0次
孤岛残梦 在 2020-10-28 11:19:52 上传
说明:vitiber软判决译码程序,可以正常仿真使用
开发平台:Verilog | 大小:15KB | 下载0次
alishewn 在 2020-10-28 10:12:46 上传
说明:附件是赛灵思FPGA7系列,选型指南,有需要的同学请自行下载
开发平台:C/C++ | 大小:437KB | 下载3次
Happytreemomo 在 2020-10-27 19:32:36 上传
说明:Verilog并行产生16位PRBS23。
开发平台:Verilog | 大小:1KB | 下载1次
Happytreemomo 在 2020-10-27 19:31:09 上传
说明:Verilog并行产生PRBS15,PRBS7。
开发平台:Quartus II | 大小:1KB | 下载3次
athulb 在 2020-10-27 19:05:52 上传
说明:This is my first project, please find the file
开发平台:VHDL | 大小:2007KB | 下载0次
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