言叶之庭uu 在 2019-11-18 22:59:37 上传
说明:设计FPGA逻辑,以10Hz的频率循环点亮流水灯,频率和流水灯的闪烁样式均可调整
开发平台:Quartus II | 大小:1634KB | 下载0次
流沙-枫叶 在 2019-11-18 22:45:35 上传
说明:分数时延FIR滤波器FPGA设计的相关资料及软件无线电实验平台MFSS6842使用说明
开发平台:Verilog | 大小:14502KB | 下载2次
十安知非 在 2019-11-18 20:25:04 上传
说明:这个是关于modelsim的仿真资料,有需要的可以看一下
开发平台:VHDL | 大小:1737KB | 下载2次
哎呀我去603 在 2019-11-18 19:54:00 上传
说明:三相逆变器短路故障保护,以防止做开路故障实验时由于开通和关闭延迟造成直通现象
开发平台:VHDL | 大小:189KB | 下载0次
实现那是 在 2019-11-18 18:29:45 上传
说明:一种用verilog语言实现的霍夫曼压缩编码算法
开发平台:Verilog | 大小:74KB | 下载0次
一路风起 在 2019-11-18 15:25:01 上传
说明:流水灯 通过控制时序实现计数器 达到4个灯的轮流翻转
开发平台:Verilog | 大小:2923KB | 下载0次
哈哈哈哒11 在 2019-11-18 10:36:37 上传
说明:FPGA 用verilog语言 232异步串口通信
开发平台:Verilog | 大小:1817KB | 下载0次
kios1998 在 2019-11-18 08:29:06 上传
说明:基于VHDL语言的16进制减法器,用于16进制的减法。
开发平台:VHDL | 大小:226KB | 下载0次
丫一 在 2019-11-18 00:16:24 上传
说明:rgb 转 hsv 的verilog实现
开发平台:Verilog | 大小:1KB | 下载0次
sherlyi 在 2019-11-17 15:24:05 上传
说明:基于数据通路和控制器的高校简单PPM设计
开发平台:Verilog | 大小:252KB | 下载1次
beTTer_every 在 2019-11-16 20:55:32 上传
说明:实现摄像头ov7725采集视频,通过vga端口输出. fpga型号为EGO1,可以自行修改xdc文件.
开发平台:Vivado | 大小:14737KB | 下载2次
戚廿七 在 2019-11-16 19:47:32 上传
说明:Verilog RTL编码实践的实验代码,包含7个Lab和1个library
开发平台:Verilog | 大小:21109KB | 下载0次
帅帅的凯 在 2019-11-16 18:49:26 上传
说明:HDL 描述的模块是软模型, modelsim 仿真的软模型是理想时序。换之,软模型经过综 合器总综合以后就会成为硬模型,也是俗称的网表。而 TimeQuest 分析的对象就是硬模 型的物理时序。用于数字电路设计和ASIC芯片设计
开发平台:VHDL | 大小:8901KB | 下载0次
无双愣坑 在 2019-11-16 13:22:50 上传
说明:单周期CPU,可以实现基本功能,可以用FPGA运行
开发平台:Verilog | 大小:4KB | 下载1次
Ruturaj 在 2019-11-15 12:31:12 上传
说明:constant duty fixed frequency pulse
开发平台:Verilog | 大小:143KB | 下载0次
Ruturaj 在 2019-11-15 12:29:25 上传
说明:signal type conversion in fpga using vivado
开发平台:Vivado | 大小:24KB | 下载0次
Ruturaj 在 2019-11-15 12:25:15 上传
说明:ramp signal generator using vivado for fpga
开发平台:Vivado | 大小:67KB | 下载0次
Ruturaj 在 2019-11-15 12:19:45 上传
说明:sine wave generator using vivado for fpga
开发平台:Vivado | 大小:56KB | 下载0次
Ruturaj 在 2019-11-15 12:05:55 上传
说明:Find clock frequency of FPGA board
开发平台:Verilog | 大小:100KB | 下载1次
cao1jianxun 在 2019-11-15 10:07:14 上传
说明:SJA1000的ip核和相关测试脚本,OPENCORES 下载
开发平台:Verilog | 大小:1271KB | 下载4次
whmzm2010 在 2019-11-15 06:04:33 上传
说明:LDPC码的FPGA实现,用verilog语言编写
开发平台:Verilog | 大小:20626KB | 下载9次
风与风 在 2019-11-14 17:28:10 上传
说明:按键控制四种流水灯实验,由左到右点亮,和由右到左点亮实验,全亮实验。
开发平台:Verilog | 大小:3145KB | 下载0次
ljstudio 在 2019-11-14 15:59:09 上传
说明:1.用VHDL设计一个9bit计数器,要求具有Load,UP/DOWN选择,清零等功能。对其进行时序仿真。 2.用VHDL设计一个3-8译码器,译码选中的管脚低电平输出,其余管脚高电平输出。对其进行时序仿真。
开发平台:Others | 大小:39KB | 下载0次
小小董666 在 2019-11-14 15:35:58 上传
说明:Bpmusic FPGA的蜂鸣器模块的应用代码
开发平台:VHDL | 大小:3161KB | 下载0次
xxlion 在 2019-11-13 21:37:35 上传
说明:Verilog HDL时序逻辑电路 组合逻辑电路 仿真代码
开发平台:Quartus II | 大小:254KB | 下载0次
shukeihei 在 2019-11-13 19:56:51 上传
说明:Verilog编写的ADC采样测试文件,用于测试FPGA能否配置ADC0815芯片采样进行数据采集
开发平台:Others | 大小:2KB | 下载0次
LittleXX 在 2019-11-13 11:33:17 上传
说明:Xilinx FPGA Verilog 编程大全(2015网络版)
开发平台:Verilog | 大小:16405KB | 下载2次
Cyber_saviour 在 2019-11-12 21:17:11 上传
说明:Library for Proteus software Windows
开发平台:WINDOWS | 大小:195KB | 下载0次
南午 在 2019-11-12 15:03:55 上传
说明:利用Matlab/simulink实现电力仿真,其中单相逆变可用于多电平变流器的基础使用,本案例提供了不同调制手段实现逆变的模型
开发平台:matlab | 大小:51KB | 下载1次
YDY12134 在 2019-11-12 14:47:27 上传
说明:ug471 的数据手册 英文版 。
开发平台:Verilog | 大小:3250KB | 下载0次
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