dsoul 在 2020-04-21 12:58:51 上传
说明:基于HSPICE的反相器栅电容的测量,考虑了输入输出负载效应
开发平台:Others | 大小:285KB | 下载0次
dsoul 在 2020-04-21 12:55:52 上传
说明:基于HSPICE实现的反相器链,并分析电路延时
开发平台:Others | 大小:14KB | 下载0次
smn1380 在 2020-04-21 01:18:30 上传
说明:AXI verilog designs with testbench: AXI-lite, AXI, AXI-stream
开发平台:Verilog | 大小:130KB | 下载1次
小兵兵54 在 2020-04-20 22:22:30 上传
说明:实现8路并行dds的功能,可以提高dds的速率
开发平台:Vivado | 大小:1KB | 下载0次
wjt1111111 在 2020-04-20 13:59:02 上传
说明:ad7606测试用 verilog hdl 语言编写
开发平台:Verilog | 大小:2608KB | 下载2次
696WWW 在 2020-04-20 11:47:37 上传
说明:直接频率生成模块(DDS),可仿真,可综合,对初学者有用,供大家参考,欢迎下载!
开发平台:VHDL | 大小:105KB | 下载0次
贝贝贝壳 在 2020-04-20 10:01:50 上传
说明:锁存,计时,报警等基本模块程序仿真实验,适用于多种程序
开发平台:VHDL | 大小:17KB | 下载0次
dabaod 在 2020-04-19 21:42:30 上传
说明:频率可以控制,相位也可以控制,且双通道,按键可控制
开发平台:VHDL | 大小:8390KB | 下载0次
pche 在 2020-04-19 18:46:55 上传
说明:coedic 算法实现 用实时计算代替查询sin表 效率更高 更经济 The implementation of coedic algorithm using real-time computing instead of querying sin table is more efficient and economical询sin表 效率更高
开发平台:VHDL | 大小:2733KB | 下载6次
lfzero 在 2020-04-19 14:57:01 上传
说明:SPI协议的芯片验证VIP,用UVM搭建平台验证代码
开发平台:LINUX | 大小:5349KB | 下载8次
long12345 在 2020-04-19 10:41:14 上传
说明:verilog实现串口功能,分为uart_top,tx,rx,speed sel模块
开发平台:VHDL | 大小:4KB | 下载0次
connorJ 在 2020-04-19 10:18:09 上传
说明:此压缩包包含了adc7606的 ip核,便于sopc调用
开发平台:Vivado | 大小:499KB | 下载0次
肉头三 在 2020-04-18 22:21:36 上传
说明:i2c 945中对于i2c总线进行数据流控制总线的调试
开发平台:VHDL | 大小:34KB | 下载0次
132456 在 2020-04-18 12:01:01 上传
说明:基于fpga的万年历设计,日期时间显示,闹钟显示 LCD显示,数码管显示
开发平台:VHDL | 大小:4066KB | 下载0次
清橙维c多 在 2020-04-18 10:56:01 上传
说明:初学者看个十几例对编程很有好处,里面举得例子都是经典的源码
开发平台:Quartus II | 大小:940KB | 下载0次
wangf2020 在 2020-04-17 17:50:23 上传
说明:FPGA读写ft232h使用Verilog HDL编写
开发平台:VHDL | 大小:1KB | 下载0次
阿部多瑞 在 2020-04-17 17:40:46 上传
说明:使得4个LED灯依次闪烁只需要在4位计数器中输入时钟信号,但实际上器件的系统时钟频率高达50 Mhz,以如此快的速度变化人眼是无法识别的,所以在计数器前设计一个分频器,将分频后的信号作为使能信号控制计数器计数。
开发平台:Others | 大小:3166KB | 下载0次
阿部多瑞 在 2020-04-17 17:37:57 上传
说明:该实验程序分为四个模块,计数模块、综合模块、译码模块和显示模块。 计数模块是由计数器作为分频器和产生四位二进制数,综合模块中四位二进制数作为选择信号产生数码管选择信号和译码信号,译码信号通过译码模块产生数码管显示信号,最后通过显示模块显示数码管。
开发平台:Others | 大小:2978KB | 下载0次
阿部多瑞 在 2020-04-17 17:34:25 上传
说明:设计一个简易数字波形,采用ROM进行一个周期数据存储,并通过地址发生器产生波形信号(ROM:10位地址8位数据)。其工作原理是:将要产生的波形数据存入波形存储器?,然后在参考时钟的作用下?,对输入的频率数据进行累加?,并且将累加器的输出一部分作为读取波形存储器的地址?,将读出的波形数据经D/A转换为相应的模拟电压信号。
开发平台:Others | 大小:3131KB | 下载0次
阿部多瑞 在 2020-04-17 17:32:24 上传
说明:采用层次化设计,VHDL设计电子钟,所有模块共用主时钟频率50M,实现时分秒计时,暂停,调时间等功能
开发平台:Others | 大小:3530KB | 下载0次
阿部多瑞 在 2020-04-17 17:29:10 上传
说明:该实验程序分为若干个模块:分频模块,时分秒计数模块、译码显示模块、去抖模块、宽脉冲变窄脉冲模块、门电路“或”逻辑模块。 关键模块说明: 分频模块:将50MHz频率分频实现1HZ,作为时分秒模块计数时钟端;将50MHz频率分频实现1KHz,作为数码管刷新时钟频率。 去抖模块:通常按键的按下和抬起,键盘回路中会产生短暂的冲激信号,抖动的时间长短由按键的而机械特性决定的,一般为5ms-10ms。因此,通过双D触发器构成单稳态电路实现消抖。 宽脉冲变窄脉冲模块框图:D触发器输出端取反与触发器的输入相“与”,可以将宽脉冲变成窄脉冲。
开发平台:Others | 大小:3780KB | 下载0次
hufangde 在 2020-04-17 16:30:20 上传
说明:简单的基于verilog的异步sram 读写程序
开发平台:Quartus II | 大小:1KB | 下载1次
会飞的小幻 在 2020-04-17 12:56:32 上传
说明:基于FPGA实现的带有清零、置位功能的上下计数器程序源码
开发平台:Verilog | 大小:2966KB | 下载0次
会飞的小幻 在 2020-04-17 12:55:39 上传
说明:基于FPGA Verilog实现的多人选票器的程序源码
开发平台:Verilog | 大小:4KB | 下载0次
Beignet 在 2020-04-17 03:01:01 上传
说明:The main goals of the book are (1) to teach students the fundamental concepts in classical manual digital design and (2) illustrate clearly the way in which digital circuits aredesignedtoday,usingCADtools. Eventhoughmoderndesignersnolongerusemanual techniques, except in rare circumstances, our motivation for teaching such techniques is to give students an intuitive feeling for how digital circuits operate.
开发平台:PDF | 大小:10040KB | 下载1次
钟山 在 2020-04-17 01:57:07 上传
说明:基于ZYNQ学习verilog语言,平台是vivado,含有vivado的安装过程
开发平台:Vivado | 大小:5415KB | 下载4次
小斌哥哥9 在 2020-04-17 00:08:35 上传
说明:带FIFO的uart收发程序,在xilinx kintex7上已经验证
开发平台:Verilog | 大小:6KB | 下载1次
任梓铭 在 2020-04-16 21:10:04 上传
说明:HLS卷积运算源代码,包括.cpp文件,.h文件以及测试文件
开发平台:C/C++ | 大小:1KB | 下载0次
ZEED 在 2020-04-16 10:51:35 上传
说明:单指令周期的带加法VERILOG实现,希望有帮助
开发平台:Others | 大小:3KB | 下载0次
ZEED 在 2020-04-16 10:50:58 上传
说明:单指令周期的VERILOG实现,希望有帮助
开发平台:Others | 大小:3KB | 下载1次
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