kashifminhas 在 2020-07-21 21:23:51 上传
说明:This is a fpga project of implementation of hilbert transform in verilog.
开发平台:Mathematica | 大小:3431KB | 下载1次
szparacha 在 2020-07-21 21:18:22 上传
说明:Sudoku verilog game for fpga. it solve sudoku.
开发平台:Verilog | 大小:44KB | 下载0次
szparacha 在 2020-07-21 21:15:04 上传
说明:(You should upload 5 codes/documents files)(Pay online to activate your account)
开发平台:Verilog | 大小:17206KB | 下载0次
szparacha 在 2020-07-21 21:10:59 上传
说明:this code works with spi and uart interfaces.
开发平台:Verilog | 大小:1303KB | 下载0次
jieye2599 在 2020-07-21 18:52:32 上传
说明:AD1000采集模块,配置AD芯片及AD数据进入fpga之后的serders处理
开发平台:Verilog | 大小:3928KB | 下载1次
badguy-1 在 2020-07-21 16:54:15 上传
说明:alu设计实验报告,有详细的实验代码,可以跑,仿真截图逻辑截图。
开发平台:VHDL | 大小:220KB | 下载0次
山佳 在 2020-07-21 10:52:35 上传
说明:基于VHDL语言的纯数字锁相环,可以帮助理解锁相环实现原理和实际应用。
开发平台:VHDL | 大小:536KB | 下载1次
暮光硝酸 在 2020-07-20 17:04:01 上传
说明:实现zynq与电脑上位机串口终端的数据换回
开发平台:Verilog | 大小:866KB | 下载0次
树皮 在 2020-07-20 08:55:14 上传
说明:数字集成电路设计讲解经典书籍,值得一看。
开发平台:Verilog | 大小:40277KB | 下载3次
你家祖坟酱 在 2020-07-19 21:21:12 上传
说明:基于fpga的信号发生器,通过调整按键可以生成正弦波,方波,三角波,锯齿波
开发平台:Verilog | 大小:15940KB | 下载2次
悟空用大棍 在 2020-07-19 10:57:42 上传
说明:同步规则adc的调制。可以下下来玩玩,亲测可用。
开发平台:C/C++ | 大小:12710KB | 下载0次
悟空用大棍 在 2020-07-19 10:56:27 上传
说明:六通道adc的实现,亲测可用,可以下下来玩玩
开发平台:C/C++ | 大小:12666KB | 下载0次
悟空用大棍 在 2020-07-19 10:53:25 上传
说明:使用32自带的dsp库进行fft频谱分析,亲测可用
开发平台:C/C++ | 大小:16909KB | 下载0次
9518style 在 2020-07-18 23:39:34 上传
说明:本文件用于接收16位的spi串行数据,解析并输出并行16位数据
开发平台:Verilog | 大小:1KB | 下载2次
9518style 在 2020-07-18 23:36:41 上传
说明:本代码用于发送任意字节数量8bit位宽数据,支持多波特率可选
开发平台:Verilog | 大小:1KB | 下载0次
9518style 在 2020-07-18 23:33:35 上传
说明:本代码用于对8bit任意数据进行crc校验,其中校验多项式为x^32 + x^26 + x^23 + x^22 + x^16 + x^12 + x^11 + x^10 + x^8 + x^7 + x^5 + x^4 + x^2 + x^1 + 1
开发平台:Verilog | 大小:1KB | 下载0次
9518style 在 2020-07-18 23:27:37 上传
说明:该代码用于配置E1116R芯片初始化参数
开发平台:Verilog | 大小:2KB | 下载0次
9518style 在 2020-07-18 23:23:47 上传
说明:通过网口UDP协议,接收上位机控制命令,用于控制转台状态,并通过串口读取并通过网口上传转台工作状态
开发平台:Verilog | 大小:15877KB | 下载2次
parveena 在 2020-07-18 19:41:04 上传
说明:SRAM design 10T SRAM
开发平台:VHDL | 大小:12584KB | 下载0次
parveena 在 2020-07-18 19:12:09 上传
说明:Decoder process using VHDL languages
开发平台:VHDL | 大小:34KB | 下载0次
parveena 在 2020-07-18 19:12:09 上传
说明:DLAU process VHDL language
开发平台:VHDL | 大小:879KB | 下载0次
parveena 在 2020-07-18 19:08:16 上传
说明:EEG signal using System generator
开发平台:VHDL | 大小:5778KB | 下载0次
哼哼嘻嘻 在 2020-07-18 16:04:57 上传
说明:FPGA系统设计与验证实战,内含各种常见的FPGA程序设计,AD,RS485,以太网等。
开发平台:VHDL | 大小:32330KB | 下载2次
dagesdsd 在 2020-07-17 06:04:43 上传
说明:两个12位带缓冲的DAC通道可以用于转换2路数字信号成为2路模拟电压信号并输出。这项功能内部 是通过集成的电阻串和反向的放大器实现。 这个双数字接口支持下述功能: 参照2009年3月 STM32F103xCDE数据手册 英文第5版
开发平台:C/C++ | 大小:960KB | 下载0次
wtq0 在 2020-07-16 21:56:19 上传
说明:设计用于体育比赛用的数字秒表, 要求:计时精度应大于l/100S, 计时器能显示1/100S的时间, 提供给计时器内部定时的时钟脉冲频率应大于l00Hz, 这里选用 1kHz 。源码文件
开发平台:Quartus II | 大小:808KB | 下载0次
wtq0 在 2020-07-16 21:55:01 上传
说明:掌握数字秒表语言设计方法。 2.掌握数字秒表实现方法。 3.融会贯通Verilog语言的功能 本压缩包是文档说明和源码全套的资源
开发平台:Quartus II | 大小:1109KB | 下载0次
wtq0 在 2020-07-16 21:51:47 上传
说明:以Verilog HDL硬件描述语言作为平台,结合动手实验而完成的。它的特点是电路简单、制作方便、操作简单、方便、性能可靠,实用于多种智力竞赛活动。
开发平台:Quartus II | 大小:44KB | 下载0次
wtq0 在 2020-07-16 21:49:36 上传
说明:实现中采用 Verilog HDL 描述、 ModelSim 进行功能仿真、 Quartus II 进行逻辑综合和适配下载
开发平台:Quartus II | 大小:954KB | 下载0次
wtq0 在 2020-07-16 21:47:12 上传
说明:控制电路应能记忆所有楼层请求信号,并按方向优先控制规则依次响应:运行过程中先响应最早的请求,再响应后续的请求。如果无请求则停留当前层。如果有两个同时请求信号,则判断请求信号离当前层的距离,距离近的请求先响应,再响应较远的请求。每个请求信号保留至执行后清除。
开发平台:Quartus II | 大小:2526KB | 下载0次
wtq0 在 2020-07-16 21:45:41 上传
说明:自动电梯控制器,电梯内有八个输入按钮响应用户的上下楼层请求,并有八段数码管显示电梯当前所在楼层位置
开发平台:Quartus II | 大小:1645KB | 下载0次
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