DV_2020 在 2020-03-25 17:05:27 上传
说明:FIFO的Verilog代码和相应的验证平台
开发平台:Verilog | 大小:1KB | 下载0次
Laphetss 在 2020-03-25 16:12:47 上传
说明:Quartus 18.01 破解工具 从Quartus 17.1版开始的重大更新内容: 1. 增加了Stratix 10系列的器件库(Intel 真14nm工艺生产,内核速度直接上1GHz,号称全世界最快的FPGA) 2. 集成了HLS编译器(免费),用于C/C++开发FPGA,主要用于信号处理和/或科学计算类设计应用,和一样用C/C++开发FPGA的OpenCL(免费)有一些区别。 3. 把一些Quartus内部集成的功能名字改了,让用户特别是初学者更容易理解这些功能的用处: 旧的名字 新的名字 Blueprint Interface Planner Qsys Platform Designer EyeQ Eye V
开发平台:Quartus II | 大小:222KB | 下载9次
bee2go 在 2020-03-25 00:48:40 上传
说明:Protocol description
开发平台:Verilog | 大小:1154KB | 下载0次
Indus_Floyd 在 2020-03-24 14:34:49 上传
说明:Xilinx Vivado 2018 License File
开发平台:Vivado | 大小:4KB | 下载3次
Old_wang 在 2020-03-24 10:05:13 上传
说明:Verilog 介绍文档,介绍Verilog语言的数据流建模
开发平台:VHDL | 大小:130KB | 下载0次
Old_wang 在 2020-03-24 10:04:17 上传
说明:Verilog介绍文档,介绍Verilog中用户定义的原语
开发平台:VHDL | 大小:125KB | 下载0次
Old_wang 在 2020-03-24 10:03:12 上传
说明:Verilog介绍文档,介绍Verilog中门电平的相关知识
开发平台:VHDL | 大小:289KB | 下载0次
Old_wang 在 2020-03-24 10:02:10 上传
说明:Verilog学习文档,介绍Verilog基础知识,包括其中相关表达式
开发平台:VHDL | 大小:271KB | 下载0次
Old_wang 在 2020-03-24 10:01:15 上传
说明:Verilog学习文档,介绍基本知识点,语言要素
开发平台:VHDL | 大小:338KB | 下载2次
bArtwin 在 2020-03-23 23:30:03 上传
说明:8b10b encoder-decoder
开发平台:VHDL | 大小:69KB | 下载0次
夭夭零 在 2020-03-23 22:34:59 上传
说明:基于FPGA用Verilog HDL编程一个控制十字路口交通灯的程序。
开发平台:VHDL | 大小:3825KB | 下载0次
696WWW 在 2020-03-23 20:33:51 上传
说明:一篇关于LDPC解码算法的FPGA用VHDL实现的PDF文件,老外写的,还可以,可以参考,欢迎大家下载!
开发平台:VHDL | 大小:486KB | 下载2次
FASTXXY 在 2020-03-23 15:46:10 上传
说明:篮球比赛24S倒计时,通过51控制,可暂停和开始以及重新开始
开发平台:C/C++ | 大小:111KB | 下载0次
CrazyICer 在 2020-03-23 12:48:27 上传
说明:xilinx 7系列芯片测程序适配移植说明使用指导手册,适合移植程序参考使用
开发平台:PDF | 大小:345KB | 下载0次
斤斤 在 2020-03-22 19:05:34 上传
说明:Vivado 设计分为 Project Mode 和 Non-project Mode 两种模式,一般简单设计中,我们常 用的是 Project Mode。在本手册中,我们将以一个简单的实验案例,一步一步的完成 Vivado 的整个设计流程。
开发平台:VHDL | 大小:3320KB | 下载0次
艾力士 在 2020-03-22 16:38:36 上传
说明:IIC ip 验证通过 ,仿真及上版验证都通过了哦噢噢噢噢哦哦哦
开发平台:Verilog | 大小:2KB | 下载0次
HLhello 在 2020-03-22 15:50:33 上传
说明:该文件实现了脉冲宽度的调整,脉冲宽度调制,通过控制脉冲宽度实现蜂鸣器声音强度的变化
开发平台:Verilog | 大小:1KB | 下载0次
北极徘徊 在 2020-03-22 13:04:28 上传
说明:FPGA aurora 8b10b通信文档教程
开发平台:Verilog | 大小:4564KB | 下载2次
北极徘徊 在 2020-03-22 12:58:39 上传
说明:artix 7系列 fpga mig ddr3应用教程
开发平台:Verilog | 大小:5317KB | 下载0次
关键先生Q 在 2020-03-21 23:36:00 上传
说明:使用verilog语言,调用了NCO、MULT等IP核实现了数字混频滤波
开发平台:Verilog | 大小:9686KB | 下载0次
zpy1 在 2020-03-21 21:03:17 上传
说明:基于FPGA的AM信号调制与解调详细步骤,本篇记录的是如何进行AM信号的调制与解调,
开发平台:Verilog | 大小:4KB | 下载0次
wangyuti 在 2020-03-21 17:15:21 上传
说明:vivado的license ,可以用在2019.1,2019.2,在win10 64bit上已检验过.
开发平台:Vivado | 大小:6KB | 下载4次
Luo、YQ 在 2020-03-20 16:40:03 上传
说明:DDC控制器主机控制程序,Modbus协议,工业控制
开发平台:C/C++ | 大小:4771KB | 下载0次
jason.zxd 在 2020-03-20 16:19:21 上传
说明:Verilog开发的,MII接口的百兆以太网UDP代码
开发平台:Verilog | 大小:3820KB | 下载9次
Jiajack 在 2020-03-20 16:04:19 上传
说明:SPI_slave从机模块,仅供参考,实际测试OK, 为什么要写那么多字的描述,真的是醉了。。。。
开发平台:Verilog | 大小:2KB | 下载0次
豆协 在 2020-03-20 11:46:20 上传
说明:这是一个数电中常用的8线-3线的优先编码器,和ISE的运行文件
开发平台:Verilog | 大小:117KB | 下载0次
jalejale 在 2020-03-20 11:38:37 上传
说明:Nexys 4 DDR是一款Digilent多孔RAM-based Nexys开发板的简易替代品。搭载Xilinx?Artix?-7 FPGA芯片,Nexys 4 DDR是一个打开即用型的数字电路开发平台,帮助使用者能够在课堂环境下实现诸多工业领域的应用。相比早期版本,经优化后的Artix-7 FPGA芯片能够实现更高性能的逻辑,并且能提供更多的容量,更好的性能以及更丰富的资源。配有高容量的大型FPGA芯片(Xilinx产品编号XC7A100T-1CSG324C)并集成了USB,以太网和其它端口,Nexys 4 DDR开发板能实现从理论型组合电路到强大的嵌入式处理器的多种设计。几个内置的外设:包括一个加速度计,一个温度传感器,微机电系统数字麦克风,扩音器和大量的I/O设备使Nexys 4 DDR在不需要任何其它组件的情况下就能满足广泛的设计需求。
开发平台:C/C++ | 大小:2217KB | 下载0次
jalejale 在 2020-03-20 11:32:41 上传
说明:随着国内第一本RISC-V中文书籍《手把手教你设计CPU——RISC-V处理器篇》正式上市,越来越多的爱好者开始使用开源的蜂鸟E203 RISC-V处理核,很多初学者留言询问有关RISC-V工具链使用的问题。为了便于初学者能够快速地学习RISC-V CPU设计和RISC-V嵌入式开发,蜂鸟E203开源MCU原型SoC(在本文中将其简称为“MCU SoC”或者“SoC”)定制了基于Xilinx FPGA的专用开发板(在本文中将其简称为“FPGA开发板”)和专用JTAG调试器(在本文中将其简称为“JTAG调试器”)。 本篇主要就蜂鸟FPGA开发板及蜂鸟JTAG下载器进行详细说明
开发平台:C/C++ | 大小:5947KB | 下载0次
不完美时空-联合开发 在 2020-03-20 11:18:05 上传
说明:设计了一种发送数据的FIFO,调用了RAM IP,可产生full 、empty信号,是一种异步FIFO
开发平台:Verilog | 大小:1KB | 下载0次
不完美时空-联合开发 在 2020-03-20 11:15:46 上传
说明:设计了ETH的功能模块,用于实现网络的数据发送和接收
开发平台:Verilog | 大小:1KB | 下载0次
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