Castaneda 在 2020-02-04 01:21:13 上传
说明:enciende y apaga un led
开发平台:Verilog | 大小:24KB | 下载0次
ati7 在 2020-02-03 15:47:57 上传
说明:verilog code for digital system design task5
开发平台:Verilog | 大小:298KB | 下载0次
ati7 在 2020-02-03 15:21:16 上传
说明:verilog code for digital system design task4
开发平台:Verilog | 大小:240KB | 下载0次
ati7 在 2020-02-03 15:17:22 上传
说明:verilog code for digital system design task6
开发平台:Verilog | 大小:369KB | 下载0次
ati7 在 2020-02-03 15:05:21 上传
说明:verilog code for digital system design
开发平台:Verilog | 大小:91KB | 下载0次
李治军 在 2020-02-03 01:04:33 上传
说明:基于BASYS2的数字电路基础作业实现,主要使用仿真和代码结合。
开发平台:Verilog | 大小:4KB | 下载0次
mu_guang 在 2020-02-01 17:33:31 上传
说明:书籍PDF资料,里面包含一些基本的Verilog语法知识,实例包括流水灯,键盘,消抖等
开发平台:Verilog | 大小:6989KB | 下载3次
Sneha20 在 2020-01-30 17:14:58 上传
说明:Door Lock System using State Machine
开发平台:Verilog | 大小:10KB | 下载0次
官炬 在 2020-01-29 19:47:00 上传
说明:AD7606驱动 的例程文件,硬件板实测有效
开发平台:Verilog | 大小:7KB | 下载0次
海带说 在 2020-01-27 18:50:43 上传
说明:在EDA平台上,设计实现一个密码锁功能,可以设置密码修改密码校验密码等,通过液晶反馈输入信息,以及提示密码正确与否。
开发平台:VHDL | 大小:11990KB | 下载0次
海带说 在 2020-01-27 18:44:39 上传
说明:利用Qsys系统搭建硬件,结合NIOS II软件,设计实现一个计算器的功能 ,通过在DE2开发板外接键盘,可以实现与实际计算器功能相同的加减乘除的算法,计算快速准确。
开发平台:VHDL | 大小:10833KB | 下载0次
海带说 在 2020-01-27 18:41:24 上传
说明:通过Cyclone II系列芯片,以及Qsys系统,设计实现光控灯电路。这是完整的系统,包括Quartus II 的硬件部分,和Nios II的软件部分的所有代码
开发平台:VHDL | 大小:9319KB | 下载0次
gangubai 在 2020-01-22 02:46:44 上传
说明:Digital System Design
开发平台:Verilog | 大小:381KB | 下载0次
L_King 在 2020-01-22 00:20:35 上传
说明:定时计数器, Verilog语言,FPGA
开发平台:Verilog | 大小:2KB | 下载0次
Salkal 在 2020-01-21 11:48:30 上传
说明:eeprom for stm8 arduino or stm
开发平台:UNIX | 大小:241KB | 下载0次
sazzad 在 2020-01-21 03:55:48 上传
说明:IP core for verilog core
开发平台:C++ Builder | 大小:668KB | 下载0次
L_King 在 2020-01-20 23:04:16 上传
说明:FPGA,1553B解码,Verilog语言
开发平台:Verilog | 大小:1KB | 下载0次
L_King 在 2020-01-20 23:02:31 上传
说明:FPGA, 1553B编码, Verilog语言
开发平台:Verilog | 大小:1KB | 下载0次
三雨 在 2020-01-20 03:31:22 上传
说明:采用Verilog设计2011年数字电路的竞赛题,有关图像处理方面
开发平台:Vivado | 大小:1835KB | 下载0次
三雨 在 2020-01-20 03:18:56 上传
说明:采用Verilog语言设计2016年的数字电路竞赛题,基本功能为高位元字节输入输出
开发平台:Vivado | 大小:1925KB | 下载0次
hlayumi 在 2020-01-17 13:47:27 上传
说明:hslogic算法仿真,基于FPGA的音乐产生器,可以播放动听的音乐。
开发平台:VHDL | 大小:1413KB | 下载1次
jonathanhe 在 2020-01-16 23:33:53 上传
说明:介绍了Displayport规格中lind training的背景研究,设计和实现。
开发平台:C/C++ | 大小:1903KB | 下载0次
奔跑蜗牛哥 在 2020-01-16 16:10:43 上传
说明:VGA数据转换HDMI数据,并行数据24位数据输入,4路oserdes高速串行接口输出
开发平台:Vivado | 大小:11KB | 下载0次
ming999 在 2020-01-14 16:50:15 上传
说明:Different switch states of the DIP switch control the 7-inch LCD screen to display moving 0V, 3.3V, square wave, triangle wave, sine wave or ADC to collect data.
开发平台:Verilog | 大小:16607KB | 下载0次
ming999 在 2020-01-14 16:45:25 上传
说明:The ultimate result of ultrasonic ranging shows that every 100ms, a high-pulse excitation of 10us required by an ultrasonic ranging module is generated, and the digitally displayed decimal distance data (unit mm) is displayed in decimal data using a digital tube.
开发平台:Verilog | 大小:34754KB | 下载0次
ming999 在 2020-01-14 16:41:57 上传
说明:5 channels of data + 1 channel of clock for LVDS data transmission and reception, to achieve cyclic transmission of fixed data, LVDS transmission parallel conversion, LVDS reception serial conversion, bit alignment processing and effective data frame analysis.
开发平台:Verilog | 大小:21569KB | 下载0次
ming999 在 2020-01-14 16:39:36 上传
说明:This example instantiates the DDR3 controller IP core module provided in Xilinx Vivado to achieve basic DDR3 reader operation. The simulation of the DDR3 IP core is achieved through an example of a test script automatically generated by the IP core.
开发平台:Verilog | 大小:48327KB | 下载0次
来战何人 在 2020-01-14 00:02:24 上传
说明:使用Verilog语言编程实现用有限状态机实现序列检测、全加器、AD转换等功能
开发平台:Verilog | 大小:2KB | 下载0次
wykay 在 2020-01-13 15:50:18 上传
说明:主要包含Xilinx FPGA DMA各类驱动
开发平台:C/C++ | 大小:11289KB | 下载0次
小明d1 在 2020-01-12 21:58:45 上传
说明:该模块用于实现了CRC_24校验码,输出CRC校验成功标志位,采用参数化设计,可以修改参数即可修改输入参数宽度以及输入数据个数
开发平台:Verilog | 大小:1KB | 下载0次
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