xiaotaiy 在 2019-12-30 19:27:51 上传
说明:FPGA实现PLL锁相环,输出不同频率的时钟控制信号。
开发平台:Verilog | 大小:23380KB | 下载2次
xiaotaiy 在 2019-12-30 19:23:47 上传
说明:使用verilog语言实现H.265压缩算法,能够实现实时视频数据的压缩传输
开发平台:Verilog | 大小:14381KB | 下载3次
merlinbbs 在 2019-12-30 15:56:33 上传
说明:一个比较好用的uart串口接收和发送模块,能够将串口模块转换成并行的local bus总线
开发平台:Verilog | 大小:10KB | 下载0次
fpgarm 在 2019-12-30 11:48:26 上传
说明:基于FPGA的芯片信号发生器,利用Verilog语言实现信号发生器的各个模块单元, 实现的要求:正弦波、三角波、方波等;
开发平台:VHDL | 大小:12305KB | 下载7次
donsdon 在 2019-12-30 00:40:23 上传
说明:VHDL implementation of 74161
开发平台:VHDL | 大小:7461KB | 下载0次
thetheone 在 2019-12-29 10:46:34 上传
说明:利用VHDL语言实现计数器功能,可根据后续需要进行计数器尾数修改
开发平台:VHDL | 大小:1005KB | 下载0次
Mimo76 在 2019-12-28 17:16:11 上传
说明:Trust GXT 830 Avonn Gaming keyboard maual
开发平台:Others | 大小:1153KB | 下载0次
俞大大95 在 2019-12-28 14:45:29 上传
说明:用有限状态机实现的序列检测器的rtl代码和相关的testbench
开发平台:Verilog | 大小:1KB | 下载0次
林一yi 在 2019-12-27 14:54:56 上传
说明:在fpga的平台上,实现了一个数字时钟,很好的显示了时钟,接着可以用它的基础上做万年历
开发平台:VHDL | 大小:4115KB | 下载0次
林一yi 在 2019-12-27 14:44:39 上传
说明:用处很大很经典用fpga平台实现一个时钟,具有功能如下:1可以调时可以显示时分秒可以自动进位而且具有闹钟的功能
开发平台:VHDL | 大小:4437KB | 下载0次
林一yi 在 2019-12-27 14:42:15 上传
说明:用fpga平台实现一个时钟,具有功能如下:1可以调时可以显示时分秒可以自动进位
开发平台:VHDL | 大小:5528KB | 下载0次
老-诗人 在 2019-12-27 14:38:01 上传
说明:SPI控制器MASTER,可支持多路片选
开发平台:Verilog | 大小:1KB | 下载0次
木易0520 在 2019-12-26 23:10:51 上传
说明:基于FPGA的串口程序可以用于初学者学习串口程序,亦有助于rs232,rs485的通讯学习
开发平台:Verilog | 大小:4498KB | 下载0次
anteizai 在 2019-12-26 16:57:09 上传
说明:四选一路选择器用VHDL的例化语句的实现,不包括仿真结果
开发平台:VHDL | 大小:283KB | 下载0次
Jenson2014 在 2019-12-26 16:34:15 上传
说明:16bit 数据的CRC运算程序,Verilog实现
开发平台:Verilog | 大小:1KB | 下载1次
aleks-pro 在 2019-12-26 04:22:02 上传
说明:User's Guide of Controller Board
开发平台:C/C++ | 大小:533KB | 下载0次
zhouyu7765 在 2019-12-25 16:46:14 上传
说明:使用VERILOG实现一个简单的三八译码器功能
开发平台:Quartus II | 大小:1304KB | 下载0次
zhaoxiaopo 在 2019-12-25 16:24:46 上传
说明:具体讲的ddr phy的spec 资料,是学习的不错的参考
开发平台:Others | 大小:1419KB | 下载0次
花生米580 在 2019-12-25 15:20:21 上传
说明:S00008+Verilog数字系统设计教程+夏宇闻+完整版
开发平台:VHDL | 大小:22686KB | 下载0次
北隅 在 2019-12-25 14:54:00 上传
说明:设计一个定时器,实现以下功能: 1)用数码管实现时、分、秒的显示。 2)能够手动输入倒计时时间 3)实现暂停功能 4)计时结束之后LED灯亮起。
开发平台:Vivado | 大小:1755KB | 下载2次
godxun 在 2019-12-25 14:26:55 上传
说明:主要包含matlab和FPGA两个仿真的QPSK程序,可以互相借鉴
开发平台:Others | 大小:1KB | 下载0次
Mr_LZ 在 2019-12-24 22:41:27 上传
说明:一个基于反馈机制暂停快时钟域中末级寄存器时钟的跨时钟域控制信号处理 电路其中,快域时钟频率至少是慢域时钟的 2 倍以上
开发平台:VHDL | 大小:4190KB | 下载0次
Mr_LZ 在 2019-12-24 22:38:02 上传
说明:宽度为 4 位深度为 32 的双端口异步 RAM
开发平台:VHDL | 大小:4268KB | 下载0次
Mr_LZ 在 2019-12-24 22:31:20 上传
说明:用 VHDL 描述一个有限状态机,其中 Clk、Reset、A 为输入,Z 为输出,ST0~ST3 为内部状态,资料中还给出了testbench测试文件
开发平台:VHDL | 大小:4176KB | 下载0次
Mr_LZ 在 2019-12-24 22:19:29 上传
说明:实现一个有符号二进制(补码)移位乘法器,完成 VHDL 描述并进行仿真验证
开发平台:VHDL | 大小:1KB | 下载0次
谢eug 在 2019-12-24 18:33:47 上传
说明:无符号字符型排序 浮点型按给的范围输出给定长度的字符串
开发平台:C/C++ | 大小:1KB | 下载0次
caohy168 在 2019-12-24 17:26:10 上传
说明:sgmii use verilog coding,and can work 1000M ethernet
开发平台:Vivado | 大小:947KB | 下载1次
wanzaiwharf 在 2019-12-24 13:43:23 上传
说明:Verilog编写的基于有限状态机的序列检测器,实验板型号为XC7A35TCSG324-1
开发平台:Vivado | 大小:19KB | 下载1次
wanzaiwharf 在 2019-12-24 13:40:45 上传
说明:XC7A35TCSG324-1的Verilog频率计程序,支持十分频,支持切换内外信号输入
开发平台:Vivado | 大小:23KB | 下载0次
Steven谦 在 2019-12-24 09:58:51 上传
说明:数字信道化过程中多相滤波器组matlab代码及测试
开发平台:matlab | 大小:1KB | 下载1次
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