飞扬飘逸 在 2020-11-24 12:39:39 上传
说明:基于蜂鸟E203riscv系统的DMA外设代码
开发平台:VHDL | 大小:6KB | 下载1次
Aaron_liu1223 在 2020-11-24 10:51:04 上传
说明:biss协议源码交流 verilog hdl源码,测试可用
开发平台:Quartus II | 大小:5KB | 下载2次
mioaf 在 2020-11-23 22:00:44 上传
说明:AD5755 VHDL编程源码 AD5755 VHDL编程源码
开发平台:VHDL | 大小:30KB | 下载0次
CrazyICer 在 2020-11-23 17:58:17 上传
说明:xilinx的qdma相关驱动的问题解决手册,开发驱动时可以参考
开发平台:PDF | 大小:722KB | 下载0次
路月生 在 2020-11-23 15:59:41 上传
说明:分频器,将产生用于计数控制的四个时钟,修改参数得到不同频率的脉冲。
开发平台:VHDL | 大小:1KB | 下载0次
tariq 在 2020-11-23 13:44:09 上传
说明:A commonly used method to achieve contrast enhancement is histogram equalization(HE), which enhances the global contrast of the image
开发平台:VHDL | 大小:4112KB | 下载0次
DADFJKAF 在 2020-11-22 21:43:35 上传
说明:此次的设计中,由3级流水的16位加法器,16进制加法计数器,16位三态控制门电路共3个模块构成以时序方式设计的16位二进制加法运算器。此次设计在于3级流水线的设计,增加插入的寄存器的延时及信号同步的时间差,但却可以提高总体的运行速度。在使用时,只需要输入加数,被加数,按下第一次等于键可储存第一次相加的结果,按下第二次等于键可以得出第一次相加的结果,同时储存第二次的结果,按下第三次等于键可得出第二次相加的结果。显示结果稳定,可以满足流水线结构的 16 位加法器设计要求。
开发平台:VHDL | 大小:5883KB | 下载0次
万语深渊 在 2020-11-22 21:37:48 上传
说明:D触发器的实现,里面有teshbench文件及源文件
开发平台:Verilog | 大小:32KB | 下载0次
tariq 在 2020-11-21 17:07:41 上传
说明:sobel kernel will compute the sobel gradient of the tile
开发平台:VHDL | 大小:3KB | 下载0次
Hu_Jiao 在 2020-11-21 15:43:34 上传
说明:DE2用户手册中的内容,英文原版,教你如何使用 SDRAM Memory ,内含截图
开发平台:Quartus II | 大小:382KB | 下载0次
李宇春1 在 2020-11-21 09:25:21 上传
说明:实现32位CRC校验模块,,,,,,,,,,,,,,,,,
开发平台:Verilog | 大小:1KB | 下载0次
oo4285 在 2020-11-20 18:38:46 上传
说明:基于ML403嵌入式软核的参考开发代码,内含VHDL文件
开发平台:VHDL | 大小:870KB | 下载0次
yunzhiying 在 2020-11-20 17:27:46 上传
说明:A simple I2C project
开发平台:Verilog | 大小:1398KB | 下载0次
热情冰点 在 2020-11-20 16:47:12 上传
说明:多摩川NRZ解码程序,verilog语言在CPLD中实现,SPI接口
开发平台:Verilog | 大小:2001KB | 下载2次
蛋蛋崽仔 在 2020-11-20 13:29:23 上传
说明:用MSP430G2553实现流水灯的功能
开发平台:C/C++ | 大小:19KB | 下载0次
00788888 在 2020-11-19 22:26:34 上传
说明:CAN控制器控制,CAN协议转SPI接口,使用比较方便。CAN协议转SPI接口,使用比较方便。
开发平台:Quartus II | 大小:16KB | 下载0次
gieng 在 2020-11-19 09:55:42 上传
说明:硬件电路描述语言的编程教程,是世界知名企业NVI的一个硬件的代码
开发平台:Quartus II | 大小:9870KB | 下载0次
dfdfa 在 2020-11-19 03:15:20 上传
说明:当使用异步信号时,一个好的设计将对异步信号执行同步处理。 同步通常使用多级D触发器级联处理,如下图所示。 该模型的大多数数据表明,在第一级寄存器生成亚稳态之后,第二级寄存器的稳定输出概率为90%,第三级寄存器的稳定输出概率为99%。 如果亚稳状态跟随电路,将其传递,那么具有较弱自我修复能力的系统将直接崩溃。
开发平台:Verilog | 大小:2KB | 下载1次
-无名王者- 在 2020-11-19 00:41:15 上传
说明:2,4,8分频器源码,经测试可用,并带有仿真文件
开发平台:VHDL | 大小:121KB | 下载0次
淡然599 在 2020-11-18 16:29:09 上传
说明:fpga 时钟倍频 PLL 程序,控制IO口输出
开发平台:Quartus II | 大小:2981KB | 下载1次
淡然599 在 2020-11-18 16:27:54 上传
说明:FPGA verliog 按键控制LED灯循环电亮
开发平台:Quartus II | 大小:2898KB | 下载0次
茅草屋 在 2020-11-18 10:57:08 上传
说明:绘制fpga时序图,时序逻辑设计,分析工具
开发平台:Others | 大小:1411KB | 下载0次
zhffff 在 2020-11-17 17:02:40 上传
说明:基于fpga实现cordic算法,开发板为DE2,功能为输入一个角度,可以得出它的正弦余弦值,并显示到七段显示器上。
开发平台:Verilog | 大小:453KB | 下载0次
zhffff 在 2020-11-17 16:55:29 上传
说明:基于fpga实现cordic算法,包含源码
开发平台:Verilog | 大小:451KB | 下载0次
kevinliu11 在 2020-11-17 03:50:24 上传
说明:machine learning in python
开发平台:HTML | 大小:34253KB | 下载0次
mearious 在 2020-11-16 20:03:39 上传
说明:使用Altera芯片通过AD、DA产生模拟波形,芯片为AD0805、与AD0832
开发平台:Quartus II | 大小:5331KB | 下载0次
mearious 在 2020-11-16 19:55:19 上传
说明:FPGA的cordic算法,软件模拟可产生正弦波,余弦波等
开发平台:Quartus II | 大小:37KB | 下载0次
天意弄人042 在 2020-11-16 18:56:16 上传
说明:verilog编写的简单的贪吃蛇游戏,需要有板子才能正常运行
开发平台:Verilog | 大小:22305KB | 下载0次
诗阳 在 2020-11-15 21:42:53 上传
说明:这里可以实现基本的按键消抖,可以反复调用
开发平台:Verilog | 大小:1KB | 下载0次
恰恰恰恰群群 在 2020-11-14 17:21:32 上传
说明:用于间隔指定时间的脉冲检测电路,本例中间隔6个单位
开发平台:Verilog | 大小:1KB | 下载0次
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