详细说明：[VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--内部三态总线][8--含清零和同步时钟使能的4位加法计数器][9--数控分频器][10--4位十进制频率计][11--译码扫描显示电路][12--用状态机实现序列检测器的设计][13--用状态机对ADC0832电路控制实现SIN函数发生器][14--用状态机实现ADC0809的采样电路设计][15--DMA方式A/D采样控制电路设计][16--硬件电子琴][17--乐曲自动演奏][18--秒表][19--移位相加8位硬件乘法器][20--VGA图像显示控制器(彩条)][21--VGA图像显示控制器][22--等精度频率计][23--模拟波形发生器][24--模拟示波器][25--通用异步收发器(UART)][26--8位CPU设计(COP2000)]

 近期下载过的用户:  tyc anny zhangyong 倚天照海 M 李明 王玮 王能 王进 caousr dingsheng caizc saf 李勇 caoti yanghong zhu 陈德光 吴健 betazhang crazyme 欧阳秋月 王之希 wucow 何阳 yusl 华磊 吴多 cqh [查看上载者fuhao的更多信息]

 相关搜索: VGA VHDL 序列检测器 VHDL xilinx vhdl uart 加法器 串入并出 0832 vga xilinx VHDL vhdl dma 全加器 

 [pinlvji.rar] - 课程设计-数字频率计 能够很好实现频率计功能
 [VHDL.rar] - 用VHDL语言编写的基于FPGA的波形发生器。对于做实验需要产生的波形非常有用。
 [VGA.rar] - VGA的IP核，下载即可用，解压到指定目录下就可以了，参照里面的read me.
 
 [xilinx.rar] - xilinx 开发板原理图,里面含有pcb图,自己完全可以做一块来玩,不用买别人的,很省钱,又锻炼了自己.
 [xst3_video.zip] - xst3_video.ZIP是基于XILINX的XST3开发板的视频采集源码，里面有SDRAM control
 [1.rar] - 加法器的VHDL代码，可以在很多地方直接应用
 [VGA_code.rar] - VGA字符显示VHDL程序 可以直接用于工程的设计与开发
 [VGAout.rar] - VHDL语言按VGA接口标准把数字图像信号转换成标准VGA格式。适合做学习试验
 [VGA_display.rar] - 关于VGA显示的VHDL源代码，符合vga的相关时序，是您的重要参考。
 [anjian.rar] - 按键输入模块（key）： --可编程延时发生器（数字同步机）的前端输入模块：0－9十个数字键按键输入模块原型 --前端模块：消抖 --对i0－i9十个输入端的两点要求： --（1）输入端要保证一段时间的稳定高电平 --（2）不能同时按下两个或多于两个的键 --后级模块：1、编码；2、可变

文件列表(点击判断是否您需要的文件):
  XC95
  ....\EX1
  ....\...\dpm_net
  ....\...\.......\EX1.edf
  ....\...\ex1
  ....\...\...\chips
  ....\...\...\.....\ver1
  ....\...\...\.....\....\ver1.cst
  ....\...\...\.....\....\ver1.ws
  ....\...\...\.....\ver1-Optimized
  ....\...\...\.....\..............\ver1-Optimized.cst
  ....\...\...\.....\..............\ver1-Optimized.rpt
  ....\...\...\.....\..............\ver1-Optimized.ws
  ....\...\...\.....\ver2
  ....\...\...\.....\....\ver2.cst
  ....\...\...\.....\....\ver2.ws
  ....\...\...\.....\ver2-Optimized
  ....\...\...\.....\..............\ver2-Optimized.cst
  ....\...\...\.....\..............\ver2-Optimized.rpt
  ....\...\...\.....\..............\ver2-Optimized.ws
  ....\...\...\.....\ver3
  ....\...\...\.....\....\ver3.cst
  ....\...\...\.....\....\ver3.ws
  ....\...\...\.....\ver3-Optimized
  ....\...\...\.....\..............\ver3-Optimized.cst
  ....\...\...\.....\..............\ver3-Optimized.rpt
  ....\...\...\.....\..............\ver3-Optimized.ws
  ....\...\...\ex1.exp
  ....\...\...\files
  ....\...\...\workdirs
  ....\...\...\........\WORK
  ....\...\...\........\....\EX1.hnl
  ....\...\...\........\....\EX1.sim
  ....\...\...\........\....\EX1.syn
  ....\...\...\........\....\EX1__BEHV.sim
  ....\...\...\........\....\EX1__BEHV.syn
  ....\...\ex1.EDF
  ....\...\ex1.jed
  ....\...\ex1.prj
  ....\...\ex1.tve
  ....\...\ex1.ucf
  ....\...\ex1.vhd
  ....\...\lib
  ....\...\...\EX1.BLK
  ....\...\...\EX1.DIR
  ....\...\...\EX1.FIG
  ....\...\...\EX1.GNR
  ....\...\...\EX1.HDR
  ....\...\...\EX1.INI
  ....\...\...\EX1.MAP
  ....\...\...\EX1.PIN
  ....\...\...\EX1.SYM
  ....\...\...\EX1.SYN
  ....\...\...\EX1.VIS
  ....\...\LOGIBLOX.INI
  ....\...\netlist.log
  ....\...\time_sim.edn
  ....\...\xproj
  ....\...\.....\ex1.xpj
  ....\...\.....\ver1
  ....\...\.....\....\ex1.ngo
  ....\...\.....\....\rev1
  ....\...\.....\....\....\command.his
  ....\...\.....\....\....\ex1.bld
  ....\...\.....\....\....\ex1.ctl
  ....\...\.....\....\....\ex1.data
  ....\...\.....\....\....\ex1.gyd
  ... ...