详细说明：FIFO（先进先出队列）通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。本FIFO的实现是利用 双口RAM 和读写地址产生模块来实现的.FIFO的接口信号包括异步的写时钟（wr_clk）和读时钟（rd_clk）、 与写时钟同步的写有效（wren）和写数据（wr_data） 、与读时钟同步的读有效（rden）和读数据（rd_data） 为了实现正确的读写和避免FIFO的上溢或下溢，给出与读时钟和写时钟分别同步的FIFO的空标志（empty）和 满标志（full）以禁止读写操作。

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 [fifo_datapath.rar] - verilog实现，串转并通过fifo再并转串，可以满足输入速率自由输出的一半时，输出仍可持续发送

文件列表(点击判断是否您需要的文件):
  fifov1
  ......\220model.v
  ......\altera_mf.v
  ......\dpram.v
  ......\emptyFullGen.v
  ......\FIFOdpRAMInterface.v
  ......\FIFOPar.v
  ......\FIFOReadGen.v
  ......\fifotestbench.do
  ......\fifotestbench.v
  ......\fifoTop.v
  ......\FIFOWriteGen.v
  ......\vsim.wlf