viterbi
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：10KB
下载次数：355
上传日期：2008-07-27 16:57:56
上 传 者：
ruanlili
说明： (2,1,9)卷积编解码器，译码部分采用Vitebi译码算法，设计使用Verilog HDL语言，在Modelsim平台下仿真通过
((2,1,9) convolutional codec, decoding part decoding algorithm used Vitebi design using Verilog HDL language simulation in ModelSim platform through)
文件列表:
viterbi\acs.v (9189, 2008-05-24)
viterbi\bmg.v (2951, 2008-05-24)
viterbi\control.v (2251, 2008-05-22)
viterbi\decoder.v (2056, 2008-05-24)
viterbi\dff.v (301, 2008-05-24)
viterbi\mmu.v (3691, 2008-05-24)
viterbi\params.v (837, 2008-05-24)
viterbi\ram.v (9563, 2008-05-24)
viterbi\tbu.v (1759, 2008-05-24)
viterbi\testbench.v (11995, 2008-06-02)
viterbi\viterbi_encode9.v (1028, 2008-05-24)
viterbi (0, 2008-05-23)
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