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CfgDDS_9910 dds ad 配置的verilog hdl程序,模块化设计,输入待 数据,字长,启动信号, VHDL-FPGA- 238万源代码下载- www.pudn.com
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  所属分类: VHDL-FPGA-Verilog
  开发工具: VHDL
  文件大小: 1 KB
  上传时间: 2015-04-21
  下载次数: 3
  提 供 者: 汪海兵
 详细说明:dds ad9910配置的verilog hdl程序,模块化设计,输入待配置的数据,字长,启动信号,即可自动产生时序,完成一次配置,模块还有done握手信号,方便用户调用时,反复多次配置。-dds ad9910 configuration verilog hdl program, modular design, the input data to be configured, word length, the start signal, the timing can be automatically generated, complete a configuration, the module has done handshake, user-friendly call, repeatedly configuration .
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  CfgDDS_9910.v
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