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pci32_0_example pci core 程序 FPGA 7系列ip核 VHDL- -Verilog 271万源代码下载- www.pudn.com
 文件名称: pci32_0_example下载  收藏√  [投票:非常好  5  4  3  2  1 投票:太差了]
  所属分类: VHDL-FPGA-Verilog
  开发工具: VHDL
  文件大小: 556 KB
  上传时间: 2015-05-06
  下载次数: 15
  提 供 者: liangye
 详细说明:pci core 程序 FPGA 7系列ip核-pci core FPGA 7 series ip nuclear program
文件列表(点击判断是否您需要的文件,如果是垃圾请在下面评价投诉):
  pci32_0_example\pci32_0_example.cache\wt\webtalk_pa.xml
  ...............\................srcs\constrs_1\imports\example_design\pci32_0_top.xdc
  ...............\....................\sim_1\imports\simulation\busrec.vhd
  ...............\....................\.....\.......\..........\functional\wave.do
  ...............\....................\.....\.......\..........\stimulus.vhd
  ...............\....................\.....\.......\..........\test_tb.vhd
  ...............\....................\.....\.......\..........\.iming\wave.do
  ...............\....................\.ources_1\imports\pci32_0\example_design_pci_top_xdc_7x_a7.txt
  ...............\....................\.........\.......\.......\pci32_0\example_design\pci32_0_top.vhd
  ...............\....................\.........\.......\.......\.......\..............\pci_lc.vhd
  ...............\....................\.........\.......\.......\.......\..............\userapp.vhd
  ...............\....................\.........\.p\pci32_0\doc\pci32_v5_0_changelog.txt
  ...............\....................\.........\..\.......\pci32_0.vho
  ...............\....................\.........\..\.......\pci32_0.xci
  ...............\....................\.........\..\.......\pci32_0.xml
  ...............\....................\.........\..\.......\......v5_0\hdl\pci32_v5_0_pkg.vhd
  ...............\....................\.........\..\.......\..........\...\pci32_v5_0_top.vhd
  ...............\....................\.........\..\.......\..........\...\pci32_v5_0_wrap.vhd
  ...............\....................\.........\..\.......\..........\...\source\pci_core\source\pci32_v5_0_addr.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_addr_vld.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_base_reg.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_cfg_remap.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_data_vld.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_dev_to.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_dr_bus.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_eot.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_eval.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_frame.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_full.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_header.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_irdy.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_i_idle.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_lat_timr.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_master.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_m_data.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_oe_frame.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_out_ce.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_out_sel.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_pci_ad.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_pci_adh.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_pci_ak64.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_pci_bkof.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_pci_busy.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_pci_cbe.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_pci_cbeh.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_pci_ce.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_pci_cntl.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_pci_core.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_pci_csr.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_pci_data.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_pci_dsel.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_pci_idle.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_pci_ireg.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_pci_la.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_pci_lc.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_pci_lc_i.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_pci_oe.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_pci_ofcn.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_pci_par.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_pci_rom.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_pci_stop.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_pci_trdy.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_pci_tsm.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_pci_xoe.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_req.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_req64.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_src_en.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_s_tar.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_watchdog.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_xferfail.v
  ...............\....................\.........\..\.......\..........\...\......\........\......\pci32_v5_0_xfer_req.v
  ...............\....................\.........\..\.......\sim\pci32_0.vhd
  ...............\....................\.........\..\.......\.ynth\pci32_0.vhd
  ...............\pci32_0_example.xpr
  ...............\vivado.jou
  ...............\vivado.log
  ...............\pci32_0_example.srcs\sources_1\ip\pci32_0\pci32_v5_0\hdl\source\pci_core\source
  ...............\....................\.........\..\.......\..........\...\......\pci_core
  ...............\....................\.........\..\.......\..........\...\source
  ...............\....................\.........\.mports\pci32_0\pci32_0\example_design
  ...............\....................\.........\.p\pci32_0\pci32_v5_0\hdl
  ...............\....................\.im_1\imports\simulation\functional
  ...............\....................\.....\.......\..........\timing
  ...............\....................\.ources_1\imports\pci32_0\pci32_0
  ...............\....................\.........\.p\pci32_0\doc
  ...............\....................\.........\..\.......\pci32_v5_0
  ...............\....................\.........\..\.......\sim
  ...............\....................\.........\..\.......\synth
  ...............\....................\constrs_1\imports\example_design
  ...............\....................\sim_1\imports\simulation
  ...............\....................\.ources_1\imports\pci32_0
  ...............\....................\.........\.p\pci32_0
  ...............\....................\constrs_1\imports
  ...............\....................\sim_1\imports
  ...............\....................\.ources_1\imports
  ...............\....................\.........\ip
  ...............\................cache\compile_simlib
  ...............\.....................\wt
  ...............\................srcs\constrs_1
  ...............\....................\sim_1
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