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timing_constraint 三速以太网时序约束参考设计,内涵quartus ii 工程,sdc文件 VHDL-FPGA-Verilog 261万源代码下载- www.pudn.com
 文件名称: timing_constraint下载  收藏√  [投票:非常好  5  4  3  2  1 投票:太差了]
  所属分类: VHDL-FPGA-Verilog
  开发工具: VHDL
  文件大小: 3135 KB
  上传时间: 2016-06-23
  下载次数: 0
  提 供 者: wsc
 详细说明:三速以太网时序约束参考设计,内涵quartus ii 工程,sdc文件-Triple-Speed Ethernet reference design timing constraints, content quartus ii project, sdc file
文件列表(点击判断是否您需要的文件,如果是垃圾请在下面评价投诉):
  sivgx_sdc_timing_constraint_design_example.qar
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