• shaoyang_v
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eeprom工程,实现了基本的读写,供参考。工程使用的IDE为“ISE Design Suite 14.7”,使用时可根据自己硬件,修改引脚配置和逻辑可控制。
eeprom_test_Verilog.zip
  • eeprom_test
  • tmp
  • _xmsgs
  • pn_parser.xmsgs
    769B
  • _cg
  • chipscope_icon.constraints
  • chipscope_icon.ucf
    375B
  • chipscope_icon.xdc
    793B
  • chipscope
  • eeprom_test.cpj
    138.8KB
  • chipscope_ila.constraints
  • chipscope_ila.xdc
    477B
  • chipscope_ila.ucf
    440B
  • _xmsgs
  • trce.xmsgs
    1KB
  • xst.xmsgs
    6.1KB
  • pn_parser.xmsgs
    1.3KB
  • par.xmsgs
    784B
  • map.xmsgs
    2.6KB
  • bitgen.xmsgs
    1.2KB
  • ngdbuild.xmsgs
    367B
  • xst
  • dump.xst
  • eeprom_test.prj
  • work
  • work.sdbx
    131B
  • work.sdbl
    27.8KB
  • projnav.tmp
  • xlnx_auto_0_xdb
  • cst.xbcd
    75.8KB
  • _ngo
  • netlist.lst
    288B
  • rtl
  • eeprom_test.v
    2.6KB
  • iic_com.v
    7.3KB
  • eeprom_test.ucf
    833B
  • coregen.cgp
    522B
  • chipscope_ila.gise
    1.2KB
  • eeprom_test.xise
    36.8KB
  • chipscope_icon.ucf
    375B
  • chipscope_ila.ncf
    384B
  • chipscope_ila.veo
    1.1KB
  • chipscope_icon.v
    892B
  • eeprom.cpj
    138.8KB
  • chipscope_ila.xco
    4.3KB
  • eeprom_test.bit
    333KB
  • chipscope_icon.xdc
    793B
  • chipscope_icon.ncf
    375B
  • chipscope_icon.veo
    1.1KB
  • chipscope_ila.xdc
    477B
  • chipscope_icon.asy
    193B
  • chipscope_ila.asy
    353B
  • coregen.cgc
    62.4KB
  • chipscope_ila.cdc
    14.3KB
  • chipscope_icon.gise
    1.3KB
  • eeprom_test.gise
    11.9KB
  • chipscope_ila.ucf
    440B
  • chipscope_icon.xco
    1.6KB
  • chipscope_ila.v
    946B
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