eeprom_test_Verilog.zip
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- 2018-02-08 11:54上传日期
eeprom工程，实现了基本的读写，供参考。工程使用的IDE为“ISE Design Suite 14.7”，使用时可根据自己硬件，修改引脚配置和逻辑可控制。
eeprom_test_Verilog.zip
eeprom_test- tmp
- _xmsgs
- pn_parser.xmsgs769B
- _cg
- chipscope_icon.constraints
- chipscope_icon.ucf375B
- chipscope_icon.xdc793B
- chipscope
- eeprom_test.cpj138.8KB
- chipscope_ila.constraints
- chipscope_ila.xdc477B
- chipscope_ila.ucf440B
- _xmsgs
- trce.xmsgs1KB
- xst.xmsgs6.1KB
- pn_parser.xmsgs1.3KB
- par.xmsgs784B
- map.xmsgs2.6KB
- bitgen.xmsgs1.2KB
- ngdbuild.xmsgs367B
- xst
- dump.xst
- eeprom_test.prj
- work
- work.sdbx131B
- work.sdbl27.8KB
- projnav.tmp
- xlnx_auto_0_xdb
- cst.xbcd75.8KB
- _ngo
- netlist.lst288B
- rtl
- eeprom_test.v2.6KB
- iic_com.v7.3KB
- eeprom_test.ucf833B
- coregen.cgp522B
- chipscope_ila.gise1.2KB
- eeprom_test.xise36.8KB
- chipscope_icon.ucf375B
- chipscope_ila.ncf384B
- chipscope_ila.veo1.1KB
- chipscope_icon.v892B
- eeprom.cpj138.8KB
- chipscope_ila.xco4.3KB
- eeprom_test.bit333KB
- chipscope_icon.xdc793B
- chipscope_icon.ncf375B
- chipscope_icon.veo1.1KB
- chipscope_ila.xdc477B
- chipscope_icon.asy193B
- chipscope_ila.asy353B
- coregen.cgc62.4KB
- chipscope_ila.cdc14.3KB
- chipscope_icon.gise1.3KB
- eeprom_test.gise11.9KB
- chipscope_ila.ucf440B
- chipscope_icon.xco1.6KB
- chipscope_ila.v946B
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