uart_test_Verilog.zip

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用verilog实现了uart功能的demo工程。工程使用的IDE为“ISE Design Suite 14.7”,使用时可根据自己硬件,修改引脚配置即可。
uart_test_Verilog.zip
  • uart_test_Verilog
  • xlnx_auto_0_xdb
  • cst.xbcd
    1.4KB
  • iseconfig
  • UART_TEST.projectmgr
    6.7KB
  • rtl
  • clkdiv.v
    727B
  • uartrx.v.bak
    3.4KB
  • uartrx.v
    3.8KB
  • clkdiv.v.bak
    644B
  • uart_test.v
    1.8KB
  • testdata.v.bak
    908B
  • uart_test.v.bak
    341B
  • uarttx.v
    3.2KB
  • testdata.v
    1.6KB
  • uartctrl.v
    5KB
  • _xmsgs
  • map.xmsgs
    1.5KB
  • par.xmsgs
    935B
  • bitgen.xmsgs
    367B
  • trce.xmsgs
    1KB
  • xst.xmsgs
    5.8KB
  • ngdbuild.xmsgs
    367B
  • pn_parser.xmsgs
    1.5KB
  • _ngo
  • netlist.lst
    71B
  • xst
  • projnav.tmp
  • dump.xst
  • uart_test.prj
  • work
  • work.sdbx
    129B
  • work.sdbl
    30.7KB
  • uartrxtx.ucf
    500B
  • uart_test.gise
    13.4KB
  • uart_test.mcs
    914.8KB
  • uart_test.xise
    36.9KB
  • uart_test.bit
    332.7KB
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