eetop.cn_FPGA工程师面试试题集锦.rar_面试_FPGA 面试

<html xmlns="http://www.w3.org/1999/xhtml"> <head> <meta charset="utf-8"> <meta name="generator" content="pdf2htmlEX"> <meta http-equiv="X-UA-Compatible" content="IE=edge,chrome=1"> <link rel="stylesheet" href="https://static.pudn.com/base/css/base.min.css"> <link rel="stylesheet" href="https://static.pudn.com/base/css/fancy.min.css"> <link rel="stylesheet" href="https://static.pudn.com/prod/directory_preview_static/6252338674bc5c0105bd5814/raw.css"> <script src="https://static.pudn.com/base/js/compatibility.min.js"></script> <script src="https://static.pudn.com/base/js/pdf2htmlEX.min.js"></script> <script> try{ pdf2htmlEX.defaultViewer = new pdf2htmlEX.Viewer({}); }catch(e){} </script> <title></title> </head> <body> <div id="sidebar" style="display: none"> <div id="outline"> </div> </div> <div id="pf1" class="pf w0 h0" data-page-no="1"><div class="pc pc1 w0 h0"><img class="bi x0 y0 w1 h1" alt="" src="https://static.pudn.com/prod/directory_preview_static/6252338674bc5c0105bd5814/bg1.jpg"><div class="t m0 x1 h2 y1 ff1 fs0 fc0 sc0 ls0 ws0"> </div><div class="t m0 x1 h2 y2 ff1 fs0 fc0 sc0 ls1 ws0">FPGA 工程师面试试题集锦 </div><div class="t m0 x1 h2 y3 ff1 fs0 fc0 sc0 ls2 ws0"> </div><div class="t m0 x1 h2 y4 ff1 fs0 fc0 sc0 ls0 ws0">1、同步电路和异步电路的区别是什么？（仕兰微电子） </div><div class="t m0 x1 h2 y5 ff1 fs0 fc0 sc0 ls0 ws0">2、什么是同步逻辑和异步逻辑？（汉王笔试） </div><div class="t m0 x1 h2 y6 ff2 fs0 fc0 sc0 ls0 ws0">同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 </div><div class="t m0 x1 h2 y7 ff1 fs0 fc0 sc0 ls0 ws0">3、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试） </div><div class="t m0 x1 h2 y8 ff2 fs0 fc0 sc0 ls0 ws0">线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用 oc 门来实现，由于不用 </div><div class="t m0 x1 h2 y9 ff1 fs0 fc0 sc0 ls4 ws0">oc 门可能使灌电流过大，而烧坏逻辑门。 同时在输出端口应加一个上拉电阻。 </div><div class="t m0 x1 h2 ya ff1 fs0 fc0 sc0 ls0 ws0">4、什么是 Setup 和 Holdup 时间？（汉王笔试） </div><div class="t m0 x1 h2 yb ff1 fs0 fc0 sc0 ls0 ws0">5、setup 和 holdup 时间,区别.（南山之桥） </div><div class="t m0 x1 h2 yc ff1 fs0 fc0 sc0 ls0 ws0">6、解释 setup time 和 hold time 的定义和在时钟信号延迟时的变化。（未知） </div><div class="t m0 x1 h2 yd ff1 fs0 fc0 sc0 ls0 ws0">7、解释 setup 和 hold time violation，画图说明，并说明解决办法。（威盛 VIA </div><div class="t m0 x1 h2 ye ff1 fs0 fc0 sc0 lsd ws0">2003.11.06 上海笔试试题） </div><div class="t m0 x1 h2 yf ff1 fs0 fc0 sc0 ls7 ws5">Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发 </div><div class="t m0 x1 h2 y10 ff2 fs0 fc0 sc0 ls0 ws0">器的时钟信号上升沿到来以前，数据稳定不变的 </div><div class="t m0 x1 h2 y11 ff1 fs0 fc0 sc0 ls0 ws0"> </div><div class="t m0 x1 h2 y12 ff2 fs0 fc0 sc0 ls0 ws0">时间。输入信号应提前时钟上升沿（如上升沿有效）T 时间到达芯片，这个 T 就是建立时间</div><div class="t m0 x1 h2 y13 ff1 fs0 fc0 sc0 lse ws6">-Setup time.如不满足 setup time,这个数据就不能被这一时钟打入触发器，只有在下一</div><div class="t m0 x1 h2 y14 ff2 fs0 fc0 sc0 ls0 ws0">个时钟上升沿，数据才能被打入触发器。 保持时间是指触发器的时钟信号上升沿到来以后，</div><div class="t m0 x1 h2 y15 ff2 fs0 fc0 sc0 ls0 ws0">数据稳定不变的时间。如果 hold time 不够，数据同样不能被打入触发器。 </div><div class="t m0 x1 h2 y16 ff2 fs0 fc0 sc0 ls0 ws0">建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信 号</div><div class="t m0 x1 h3 y17 ff2 fs0 fc0 sc0 ls0 ws0">需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不</div><div class="t m0 x1 h2 y18 ff2 fs0 fc0 sc0 ls0 ws0">满足建立和保持时间的话，那么 DFF 将不能正确地采样到数据，将会出现 metastability</div><div class="t m0 x1 h2 y19 ff2 fs0 fc0 sc0 ls0 ws0">的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时 间，那么超过量</div><div class="t m0 x1 h2 y1a ff2 fs0 fc0 sc0 ls0 ws0">就分别被称为建立时间裕量和保持时间裕量。 </div><div class="t m0 x1 h2 y1b ff1 fs0 fc0 sc0 ls0 ws0">8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。（仕兰微 电</div><div class="t m0 x1 h2 y1c ff2 fs0 fc0 sc0 ls0 ws0">子） </div><div class="t m0 x1 h2 y1d ff1 fs0 fc0 sc0 ls0 ws0">9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试） </div><div class="t m0 x1 h3 y1e ff2 fs0 fc0 sc0 ls0 ws0">在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫</div><div class="t m0 x1 h3 y1f ff2 fs0 fc0 sc0 ls0 ws0">竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：</div><div class="t m0 x1 h2 y20 ff2 fs0 fc0 sc0 ls0 ws0">一是添加布尔式的消去项，二是在芯片外部加电容。 </div><div class="t m0 x1 h2 y21 ff1 fs0 fc0 sc0 ls11 ws0">10、你知道那些常用逻辑电平？TTL 与 COMS 电平可以直接互连吗？（汉王笔试） </div><div class="t m0 x1 h2 y22 ff2 fs0 fc0 sc0 ls0 ws0">常用逻辑电平：12V，5V，3.3V；TTL 和 CMOS 不可以直接互连，由于 TTL 是在 0.3-3.6V</div><div class="t m0 x1 h2 y23 ff2 fs0 fc0 sc0 ls0 ws0">之间，而 CMOS 则是有在 12V 的有在 5V 的。CMOS 输出接到 TTL 是可以直接互连。TTL</div><div class="t m0 x1 h2 y24 ff2 fs0 fc0 sc0 ls0 ws0">接到 CMOS 需要在输出端口加一上拉电阻接到 5V 或者 12V。 </div><div class="t m0 x1 h2 y25 ff1 fs0 fc0 sc0 ls11 ws0">11、如何解决亚稳态。（飞利浦－大唐笔试） </div><div class="t m0 x2 h3 y26 ff2 fs0 fc0 sc0 ls0 ws0">亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入</div><div class="t m0 x1 h2 y27 ff2 fs0 fc0 sc0 ls0 ws0">亚 稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电</div><div class="t m0 x1 h2 y28 ff2 fs0 fc0 sc0 ls0 ws0">平 上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种</div><div class="t m0 x1 h2 y29 ff2 fs0 fc0 sc0 ls0 ws0">无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。 </div><div class="t m0 x1 h2 y2a ff1 fs0 fc0 sc0 ls11 ws0">12、IC 设计中同步复位与 异步复位的区别。（南山之桥） </div><div class="t m0 x1 h2 y2b ff1 fs0 fc0 sc0 ls11 ws0">13、MOORE 与 MEELEY 状态机的特征。（南山之桥） </div><div class="t m0 x1 h2 y2c ff1 fs0 fc0 sc0 ls11 ws0">14、多时域设计中,如何处理信号跨时域。（南山之桥） </div></div><div class="pi" data-data='{"ctm":[1.611639,0.000000,0.000000,1.611639,0.000000,0.000000]}'></div></div> </body> </html>