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FPGA锁相环实验: 顶层文件加底层IP文件构成 top中例化ip核pll
liyuanlnx_IP_PLL.zip
内容介绍
CLK0_DIVIDE_BY=1 CLK0_DUTY_CYCLE=50 CLK0_MULTIPLY_BY=2 CLK0_PHASE_SHIFT=0 CLK1_DIVIDE_BY=1 CLK1_DUTY_CYCLE=50 CLK1_MULTIPLY_BY=3 CLK1_PHASE_SHIFT=0 CLK2_DIVIDE_BY=1 CLK2_DUTY_CYCLE=50 CLK2_MULTIPLY_BY=4 CLK2_PHASE_SHIFT=0 COMPENSATE_CLOCK=CLK0 GATE_LOCK_SIGNAL=NO INCLK0_INPUT_FREQUENCY=50000 INTENDED_DEVICE_FAMILY="Cyclone II" INVALID_LOCK_MULTIPLIER=5 LPM_TYPE=altpll OPERATION_MODE=NORMAL PORT_ACTIVECLOCK=PORT_UNUSED PORT_ARESET=PORT_USED PORT_CLKBAD0=PORT_UNUSED PORT_CLKBAD1=PORT_UNUSED PORT_CLKLOSS=PORT_UNUSED PORT_CLKSWITCH=PORT_UNUSED PORT_CONFIGUPDATE=PORT_UNUSED PORT_FBIN=PORT_UNUSED PORT_INCLK0=PORT_USED PORT_INCLK1=PORT_UNUSED PORT_LOCKED=PORT_USED PORT_PFDENA=PORT_UNUSED PORT_PHASECOUNTERSELECT=PORT_UNUSED PORT_PHASEDONE=PORT_UNUSED PORT_PHASESTEP=PORT_UNUSED PORT_PHASEUPDOWN=PORT_UNUSED PORT_PLLENA=PORT_UNUSED PORT_SCANACLR=PORT_UNUSED PORT_SCANCLK=PORT_UNUSED PORT_SCANCLKENA=PORT_UNUSED PORT_SCANDATA=PORT_UNUSED PORT_SCANDATAOUT=PORT_UNUSED PORT_SCANDONE=PORT_UNUSED PORT_SCANREAD=PORT_UNUSED PORT_SCANWRITE=PORT_UNUSED PORT_clk0=PORT_USED PORT_clk1=PORT_USED PORT_clk2=PORT_USED PORT_clk3=PORT_UNUSED PORT_clk4=PORT_UNUSED PORT_clk5=PORT_UNUSED PORT_clkena0=PORT_UNUSED PORT_clkena1=PORT_UNUSED PORT_clkena2=PORT_UNUSED PORT_clkena3=PORT_UNUSED PORT_clkena4=PORT_UNUSED PORT_clkena5=PORT_UNUSED PORT_extclk0=PORT_UNUSED PORT_extclk1=PORT_UNUSED PORT_extclk2=PORT_UNUSED PORT_extclk3=PORT_UNUSED VALID_LOCK_MULTIPLIER=1 DEVICE_FAMILY="Cyclone II" CBX_AUTO_BLACKBOX=ALL areset inclk inclk clk clk clk locked
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