AES-128-master.zip

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vhdl code for aES FOR FPGA
AES-128-master.zip
内容介绍
# AES-128 IP Cores for Xilinx FPGAs (in VHDL) My own AES-128 Encryption/Decryption IP Cores in VHDL for Xilinx FPGAs. Cores implement several distinct fast itarative architectures. {src/} directory contains only AES-128 encryption IP (one of several implementations). The other implementations are available in {doc/Исходные описания и отчёты}. Design documents are available in Russian only. Please install GOST Type A and GOST Type B fonts to view the documents in a proper way.
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