基于FPGA的数字秒表设计_fpga_VHDL/FPGA/Verilog_嵌入式/单片机/硬件编程下载-pudn.com

<html xmlns="http://www.w3.org/1999/xhtml"> <head> <meta charset="utf-8"> <meta name="generator" content="pdf2htmlEX"> <meta http-equiv="X-UA-Compatible" content="IE=edge,chrome=1"> <link rel="stylesheet" href="https://static.pudn.com/base/css/base.min.css"> <link rel="stylesheet" href="https://static.pudn.com/base/css/fancy.min.css"> <link rel="stylesheet" href="https://static.pudn.com/prod/directory_preview_static/627264bcc0b40515e3dc579f/raw.css"> <script src="https://static.pudn.com/base/js/compatibility.min.js"></script> <script src="https://static.pudn.com/base/js/pdf2htmlEX.min.js"></script> <script> try{ pdf2htmlEX.defaultViewer = new pdf2htmlEX.Viewer({}); }catch(e){} </script> <title></title> </head> <body> <div id="sidebar" style="display: none"> <div id="outline"> </div> </div> <div id="pf1" class="pf w0 h0" data-page-no="1"><div class="pc pc1 w0 h0"><img class="bi x0 y0 w1 h1" alt="" src="https://static.pudn.com/prod/directory_preview_static/627264bcc0b40515e3dc579f/bg1.jpg"><div class="c x0 y1 w2 h2"><div class="t m0 x1 h3 y2 ff1 fs0 fc0 sc0 ls0 ws0">基于 FPGA 的数字秒表的设计</div><div class="t m0 x2 h4 y3 ff1 fs1 fc0 sc0 ls0 ws0">第 1 章 绪 论</div><div class="t m0 x3 h5 y4 ff1 fs2 fc0 sc0 ls0 ws0">电子设计的必由之路是数字化已成为共识。在数字化的道路上，我国电子设计技术</div><div class="t m0 x4 h5 y5 ff1 fs2 fc0 sc0 ls0 ws0">的发展经历了，并将继续经历许多重大的变革与飞跃、从应用 SSI 通用数字电路芯片构</div><div class="t m0 x4 h5 y6 ff1 fs2 fc0 sc0 ls0 ws0">成电路系统，到广泛地应用 MCU(微控制器或单片机)，在电子系统设计上发生厂具有里</div><div class="t m0 x4 h5 y7 ff1 fs2 fc0 sc0 ls0 ws0">程碑意义的飞跃，这一飞跃不但克服了纯 SSI 数字电路系统许多不可逾越的困难，同时</div><div class="t m0 x4 h5 y8 ff1 fs2 fc0 sc0 ls0 ws0">也为电子设计技术的应用开拓了更广阔的前景。它使得电子系统的智能化水平在广度和</div><div class="t m0 x4 h5 y9 ff1 fs2 fc0 sc0 ls0 ws0">深度上产生了质的飞跃。MCU 的广便应用并没有抛弃 SSI 的应用，而是为它们在电于</div><div class="t m0 x4 h5 ya ff1 fs2 fc0 sc0 ls0 ws0">系统中找到了更合理的地位。随着社会经济发展的延伸、各类新型电子产品的开发为我</div><div class="t m0 x4 h5 yb ff1 fs2 fc0 sc0 ls0 ws0">们提出了许多全新的课题和更高的要求。FPGA/CPLD(现场可编程逻辑器件／复杂可编</div><div class="t m0 x4 h5 yc ff1 fs2 fc0 sc0 ls0 ws0">程逻辑器件)在 EDA 基础上的广泛应用．从某种意义上说，新的电子系统运转的物理机</div><div class="t m0 x4 h5 yd ff1 fs2 fc0 sc0 ls0 ws0">制又将回到原来的纯数字电路结构，但这是—种更高层次的循环，应是一次否定之否定</div><div class="t m0 x4 h5 ye ff1 fs2 fc0 sc0 ls0 ws0">的运动，它在更高层次上容纳了过去数字技术的优秀部分，对 MCU 系统将是—种扬弃，</div><div class="t m0 x4 h5 yf ff1 fs2 fc0 sc0 ls0 ws0">但在电子设计的技术操作和系统构成的整体上却发生质的飞跃。如果说 MCU 在逻辑的</div><div class="t m0 x4 h5 y10 ff1 fs2 fc0 sc0 ls0 ws0">实现上是无限的话，那么高速发展的 FPGA/CPLD 不但包括了 MCU 这一特点，并兼有</div><div class="t m0 x4 h5 y11 ff1 fs2 fc0 sc0 ls0 ws0">串、并工作方式和高速、高可靠性以及宽口径适用等诸多方面的特点、不仅如此，随着</div><div class="t m0 x4 h5 y12 ff3 fs2 fc0 sc0 ls0 ws0">EDA 技术的发展和 FPGA／CPLD 在深亚微米领域的进军、它们与</div><div class="t m0 x4 h5 y13 ff3 fs2 fc0 sc0 ls0 ws0">MCU、MPU、DSP、A／D、D／A、RAM 和 ROM 等独立器件问的物理与功能界限正</div><div class="t m0 x4 h5 y14 ff1 fs2 fc0 sc0 ls0 ws0">日趋模糊。特别是软／硬 IP 芯核产业的迅猛发展，嵌入式通用与标准 CPLD 和 FPGA 器</div><div class="t m0 x4 h6 y15 ff1 fs2 fc0 sc0 ls0 ws0">件的出现，片上系统已近在咫尺。以大规模集成电路为物质基础的 EDA 技术终于打破</div><div class="t m0 x4 h6 y16 ff1 fs2 fc0 sc0 ls0 ws0">了软硬件之间最后的屏障，使软硬件工程师们有了共同的语言</div><div class="t m0 x5 h7 y17 ff3 fs3 fc0 sc0 ls0 ws0">[1]</div><div class="t m0 x6 h5 y16 ff1 fs2 fc0 sc0 ls0 ws0">。</div><div class="t m0 x4 h8 y18 ff5 fs4 fc0 sc0 ls0 ws0">1.1 课题背景</div><div class="t m0 x3 h6 y19 ff4 fs2 fc0 sc0 ls0 ws0">当前电子系统的设计正朝着速度快，容量大，体积小，质量轻，用电省的方向发展。</div><div class="t m0 x4 h6 y1a ff4 fs2 fc0 sc0 ls0 ws0">推动该潮流迅速发展的决定性因素就是使用了现代化的 EDA 设计工具。EDA 是电子设</div><div class="t m0 x4 h6 y1b ff1 fs2 fc0 sc0 ls0 ws0">计自动化(Electronic Design Automation)的缩写，是 90 年代初，从 CAD（计算机辅助没</div><div class="t m0 x4 h6 y1c ff1 fs2 fc0 sc0 ls0 ws0">计）、CAM（算机辅助制造）、CAT(计算机辅助测试)和 CAE(计算机辅助工程)的概念</div></div></div><div class="pi" data-data='{"ctm":[1.611850,0.000000,0.000000,1.611850,0.000000,0.000000]}'></div></div> </body> </html>

<div id="pf2" class="pf w0 h0" data-page-no="2"><div class="pc pc2 w0 h0"><img class="bi x0 y0 w1 h1" alt="" src="https://static.pudn.com/prod/directory_preview_static/627264bcc0b40515e3dc579f/bg2.jpg"><div class="c x0 y1 w2 h2"><div class="t m0 x1 h3 y2 ff1 fs0 fc0 sc0 ls0 ws0">基于 FPGA 的数字秒表的设计</div><div class="t m0 x4 h6 y1d ff1 fs2 fc0 sc0 ls0 ws0">发展而来的。EDA 技术就是以计算机为工具，在 EDA 软件平台上，对以硬件描述语言</div><div class="t m0 x4 h6 y1e ff3 fs2 fc0 sc0 ls0 ws0">HDL 为系统逻辑描述手段完成的设计文件自动地完成逻辑编译、逻辑化简、逻辑分割、</div><div class="t m0 x4 h6 y1f ff1 fs2 fc0 sc0 ls0 ws0">逻辑综合及优化、逻辑行局布线、逻辑仿真，直至对于特定目标芯片的适配编译、逻辑</div><div class="t m0 x4 h6 y20 ff4 fs2 fc0 sc0 ls0 ws0">映射和编程下载等工作。设计者的工作仅限于利用软件的方式，即利用硬件描述语言来</div><div class="t m0 x4 h6 y21 ff4 fs2 fc0 sc0 ls0 ws0">完成对系统硬件功能的描述，在 EDA 工具的帮助下就可以得到最后的设计结果。尽管</div><div class="t m0 x4 h6 y22 ff4 fs2 fc0 sc0 ls0 ws0">目标系统是硬件，但整个设计和修改过程如同完成软件设计一样方便和高效</div><div class="t m0 x7 h7 y23 ff3 fs3 fc0 sc0 ls0 ws0">[2]</div><div class="t m0 x8 h3 y22 ff1 fs0 fc0 sc0 ls0 ws0">。</div><div class="t m0 x3 h6 y24 ff3 fs2 fc0 sc0 ls0 ws0">EDA 技术中最为瞩目的功能，即最具现代电子设计技术特征的功能就是日益强大</div><div class="t m0 x4 h6 y25 ff1 fs2 fc0 sc0 ls0 ws0">的逻辑设计仿真测试技术。EDA 仿真测试技术只需通过计算机就能对所设计的电子系</div><div class="t m0 x4 h6 y26 ff1 fs2 fc0 sc0 ls0 ws0">统从各种不同层次的系统性能特点完成一系列准确的测试与仿真操作，在完成实际系统</div><div class="t m0 x4 h6 y27 ff1 fs2 fc0 sc0 ls0 ws0">的安装后还能对系统上的目标器件进行所谓边界扫锚测试。这一切都极大地提高了大规</div><div class="t m0 x4 h6 y28 ff1 fs2 fc0 sc0 ls0 ws0">模系统电子设计的自动化程度。</div><div class="t m0 x3 h6 y29 ff4 fs2 fc0 sc0 ls0 ws0">另一方面，高速发展的 CPLD/FPGA 器件又为 EDA 技术的不断进步奠定可坚实的物</div><div class="t m0 x4 h6 y2a ff1 fs2 fc0 sc0 ls0 ws0">质基础。CPLD/FPGA 器件更广泛的应用及厂商间的竞争，使得普通的设计人员获得廉</div><div class="t m0 x4 h6 y2b ff4 fs2 fc0 sc0 ls0 ws0">价的器件和 EDA 软件成为可能。</div><div class="t m0 x3 h6 y2c ff1 fs2 fc0 sc0 ls0 ws0">现代的 EDA 工具软件已突破了早期仅能进行 PCB 版图设计，或类似某些仅限于电</div><div class="t m0 x4 h6 y2d ff1 fs2 fc0 sc0 ls0 ws0">路功能模拟的、纯软件范围的局限，以最终实现可靠的硬件系统为目标，配备了系统设</div><div class="t m0 x4 h6 y2e ff1 fs2 fc0 sc0 ls0 ws0">计自动化的全部工具。如配置了各种常用的硬件描叙平台 VHDL、Verilog HDL、ABEL </div><div class="t m0 x4 h6 y2f ff3 fs2 fc0 sc0 ls0 ws0">HDL 等；配置了多种能兼用和混合使用的逻辑描述输入工具，如硬件描述语言文本输</div><div class="t m0 x4 h6 y30 ff1 fs2 fc0 sc0 ls0 ws0">入法（其中包括布尔方程描述方式、原理图描述方式、状态图描述方式等）以及原理图</div><div class="t m0 x4 h6 y31 ff4 fs2 fc0 sc0 ls0 ws0">输入法、波形输入法等；同时还配置了高性能的逻辑综合、优化和仿真模拟工具</div><div class="t m0 x9 h7 y32 ff3 fs3 fc0 sc0 ls0 ws0">[3]</div><div class="t m0 xa h5 y31 ff1 fs2 fc0 sc0 ls0 ws0">。</div><div class="t m0 x4 h8 y33 ff3 fs5 fc0 sc0 ls0 ws0">1.2 硬件描述语言</div><div class="t m0 x3 h6 y34 ff1 fs2 fc0 sc0 ls0 ws0">硬件描述语言（Hardware Description Language ）是硬件设计人员和电子设计自动</div><div class="t m0 x4 h6 y35 ff1 fs2 fc0 sc0 ls0 ws0">化（EDA）工具之间的界面。其主要目的是用来编写设计文件，建立电子系统行为级的</div><div class="t m0 x4 h6 y36 ff4 fs2 fc0 sc0 ls0 ws0">仿真模型。即利用计算机的巨大能力对用Ｖ erilog HDL 或 VHDL 建模的复杂数字逻辑进</div><div class="t m0 x4 h6 y37 ff4 fs2 fc0 sc0 ls0 ws0">行仿真，然后再自动综合以生成符合要求且在电路结构上可以实现的数字逻辑网表</div><div class="t m0 x4 h6 y38 ff4 fs2 fc0 sc0 ls0 ws0">（Netlist），根据网表和某种工艺的器件自动生成具体电路， 然后生成该工艺条件下</div><div class="t m0 x4 h6 y39 ff1 fs2 fc0 sc0 ls0 ws0">这种具体电路的延时模型。仿真验证无误后，用于制造 ASIC 芯片或写入 CPLD 和</div></div></div><div class="pi" data-data='{"ctm":[1.611850,0.000000,0.000000,1.611850,0.000000,0.000000]}'></div></div>

<div id="pf3" class="pf w0 h0" data-page-no="3"><div class="pc pc3 w0 h0"><img class="bi x0 y0 w1 h1" alt="" src="https://static.pudn.com/prod/directory_preview_static/627264bcc0b40515e3dc579f/bg3.jpg"><div class="c x0 y1 w2 h2"><div class="t m0 x1 h3 y2 ff1 fs0 fc0 sc0 ls0 ws0">基于 FPGA 的数字秒表的设计</div><div class="t m0 x4 h5 y1d ff3 fs2 fc0 sc0 ls0 ws0">FPGA 器件中。</div><div class="t m0 x3 h6 y3a ff1 fs2 fc0 sc0 ls0 ws0">随着 PC 平台上的 EDA 工具的发展，PC 平台上的 Verilog HDL 和 VHDL 仿真综合</div><div class="t m0 x4 h6 y3b ff1 fs2 fc0 sc0 ls0 ws0">性能已相当优越，这就为大规模普及这种新技术铺平了道路。目前国内只有少数重点设</div><div class="t m0 x4 h6 y3c ff1 fs2 fc0 sc0 ls0 ws0">计单位和高校有一些工作站平台上的 EDA 工具，而且大多数只是做一些线路图和版图</div><div class="t m0 x4 h6 y3d ff4 fs2 fc0 sc0 ls0 ws0">级的仿真与设计，只有个别单位展开了利用 Verilog HDL 和 VHDL 模型（包括可综合和</div><div class="t m0 x4 h6 y3e ff1 fs2 fc0 sc0 ls0 ws0">不可综合）的进行复杂的数字逻辑系统的设计。随着电子系统向集成化、大规模、高速</div><div class="t m0 x4 h6 y24 ff1 fs2 fc0 sc0 ls0 ws0">度的方向发展，HDL 语言将成为电子系统硬件设计人员必须掌握的语言</div><div class="t m0 xb h7 y3f ff3 fs3 fc0 sc0 ls0 ws0">[3]</div><div class="t m0 xc h5 y24 ff1 fs2 fc0 sc0 ls0 ws0">。</div><div class="t m0 x4 h9 y40 ff3 fs5 fc0 sc0 ls0 ws0">1.2.1 VHDL 语言</div><div class="t m0 x3 h6 y41 ff3 fs2 fc0 sc0 ls0 ws0">VHDL(Very High Speed Integrated Circuit Hardw are Description Language，超高集成</div><div class="t m0 x4 h6 y42 ff1 fs2 fc0 sc0 ls0 ws0">电路硬件描叙语言)诞生于 1982 年，是由美国国防部开发的一种快速设计电路的工具，</div><div class="t m0 x4 h6 y43 ff4 fs2 fc0 sc0 ls0 ws0">目前已经成为 IEEE(The Institute of Electrical and Electronics)的一种工业标准硬件描叙语</div><div class="t m0 x4 h6 y44 ff4 fs2 fc0 sc0 ls0 ws0">言。VHDL 主要用于描述数字系统的结构、行为、功能和接口，非常适合用于可编程逻</div><div class="t m0 x4 h6 y45 ff1 fs2 fc0 sc0 ls0 ws0">辑芯片的应用设计。除了含有许多具有硬件特征的语句外，VHDL 的语言形式和描述风</div><div class="t m0 x4 h6 y46 ff4 fs2 fc0 sc0 ls0 ws0">格与句法十分类似于一般的计算机高级语言。VHDL 的程序特点是将一项工程设计，或</div><div class="t m0 x4 h6 y47 ff4 fs2 fc0 sc0 ls0 ws0">称为设计实体（可以是个元件、电路模块或一个系统）分成外部（或称可示部分，即端</div><div class="t m0 x4 h6 y48 ff1 fs2 fc0 sc0 ls0 ws0">口）和内部（或称为不可视部分，即结构体）两部分，外部负责对设计实体和端口引脚</div><div class="t m0 x4 h6 y49 ff4 fs2 fc0 sc0 ls0 ws0">命名和说明，内部负责对模块功能和算法进行描述。在对一个设计实体定义了外部界面</div><div class="t m0 x4 h6 y4a ff4 fs2 fc0 sc0 ls0 ws0">后，一旦其内部结构、功能开发完成，即可生成共享功能模块，这就意味着，在顶层综</div><div class="t m0 x4 h6 y4b ff1 fs2 fc0 sc0 ls0 ws0">合或其他设计中可以直接调用这个实体模块。VHDL 具有较强的行为描述能力，可避开</div><div class="t m0 x4 h6 y4c ff1 fs2 fc0 sc0 ls0 ws0">具体的器件结构，从逻辑功能和行为上进行描述和设计</div><div class="t m0 xd h7 y4d ff3 fs3 fc0 sc0 ls0 ws0">[3]</div><div class="t m0 xe h5 y4c ff1 fs2 fc0 sc0 ls0 ws0">。</div><div class="t m0 x4 h9 y4e ff3 fs5 fc0 sc0 ls0 ws0">1.2.2 Verilog HDL 语言</div><div class="t m0 x3 h6 y4f ff3 fs2 fc0 sc0 ls0 ws0">Verilog HDL 是 在 1983 年 ， 由 GDA （ Gate Way Design Automatio ） 公 司 的 Phil</div><div class="t m0 x4 h6 y50 ff3 fs2 fc0 sc0 ls0 ws0">Moorby 首创的。Phil Moorby 后来成为 Verilog－ＸＬ的主要设计者和（Ｃ adence Design</div><div class="t m0 x4 h6 y51 ff3 fs2 fc0 sc0 ls0 ws0">System)的第一个合伙人。在 1984-1985 年 Moorby 设计出第一个关于 Verilog－ＸＬ的仿</div><div class="t m0 x4 h6 y52 ff4 fs2 fc0 sc0 ls0 ws0">真器，1986 年他对 Verilog HDL 的发展又作出另一个巨大贡献，提出了用于快速门级仿</div><div class="t m0 x4 h6 y53 ff4 fs2 fc0 sc0 ls0 ws0">真的ＸＬ算法。</div></div></div><div class="pi" data-data='{"ctm":[1.611850,0.000000,0.000000,1.611850,0.000000,0.000000]}'></div></div>

<div id="pf4" class="pf w0 h0" data-page-no="4"><div class="pc pc4 w0 h0"><img class="bi x0 y0 w1 h1" alt="" src="https://static.pudn.com/prod/directory_preview_static/627264bcc0b40515e3dc579f/bg4.jpg"><div class="c x0 y1 w2 h2"><div class="t m0 x1 h3 y2 ff1 fs0 fc0 sc0 ls0 ws0">基于 FPGA 的数字秒表的设计</div><div class="t m0 x3 h6 y1d ff1 fs2 fc0 sc0 ls0 ws0">随着 Verilog－ＸＬ算法的成功，Verilog HDL 语言得到迅速发展。1989 年Ｃ adence</div><div class="t m0 x4 h6 y1e ff4 fs2 fc0 sc0 ls0 ws0">公司收购了ＧＤＡ公司， Verilog HDL 语言成为 Cadence 公司的私有财产，1990 年，</div><div class="t m0 x4 h6 y1f ff3 fs2 fc0 sc0 ls0 ws0">Cadence 公司公开了 Verilog HDL 语言，成立了 OVI（Open Verilog Internatiinal）组织来</div><div class="t m0 x4 h6 y20 ff4 fs2 fc0 sc0 ls0 ws0">负责 Verilog HDL 的发展。IEEE 于 1995 年制定了 Verilog HDL 的 IEEE 标准，即 Verilog</div><div class="t m0 x4 h6 y21 ff3 fs2 fc0 sc0 ls0 ws0">HDL 1364-1995。1987 年，IEEE 接受 VHDL(VHSIC Hadeware Description Language)为标</div><div class="t m0 x4 h6 y22 ff1 fs2 fc0 sc0 ls0 ws0">准 HDL，即 IEEE 1076-87 标准，1993 年进一步修订，定为 ANSI/IEEE1076-93 标准。现</div><div class="t m0 x4 h6 y54 ff1 fs2 fc0 sc0 ls0 ws0">在 很 多 EDA 供 应 商 把 Verilog HDL 作 为 其 EDA 软 件 输 入 / 输 出 的 标 准 。 例 如 ，</div><div class="t m0 x4 h6 y55 ff3 fs2 fc0 sc0 ls0 ws0">Cadence、Synopsys、Viewlogic、Mentor Graphic 等厂商都提供了 VHDL 的支持</div><div class="t m0 xf h7 y56 ff3 fs3 fc0 sc0 ls0 ws0">[4]</div><div class="t m0 x10 h5 y55 ff1 fs2 fc0 sc0 ls0 ws0">。</div><div class="t m0 x4 h9 y57 ff3 fs5 fc0 sc0 ls0 ws0">1.2.3 Verilog HDL 与 VHDL 的比较</div><div class="t m0 x3 h6 y58 ff3 fs2 fc0 sc0 ls0 ws0">Verilog HDL 和 VHDL 作为描述硬件电路设计的语言，其共同的特点在于：能形式</div><div class="t m0 x4 h6 y59 ff1 fs2 fc0 sc0 ls0 ws0">化地抽象表示电路的行为和结构；支持逻辑设计中层次与范围的描述；可借用高级语言</div><div class="t m0 x4 h6 y5a ff1 fs2 fc0 sc0 ls0 ws0">的精巧结构来简化电路行为的描述；具有电路仿真与验证机制以保证设计的正确性；支</div><div class="t m0 x4 h6 y5b ff4 fs2 fc0 sc0 ls0 ws0">持电路描述由高层到低层的综合转换；硬件描述与实现工艺无关；便于文档管理；易于</div><div class="t m0 x4 h6 y5c ff1 fs2 fc0 sc0 ls0 ws0">理解和设计重用。</div><div class="t m0 x3 h6 y47 ff4 fs2 fc0 sc0 ls0 ws0">目前版本的 Verilog HDL 与 VHDL 在行为级抽象建模的覆盖范围方面也有所不同。</div><div class="t m0 x4 h6 y48 ff1 fs2 fc0 sc0 ls0 ws0">一般认为 Verilog HDL 在系统抽象方面比 VHDL 强一些。Verilog HDL 较为适合算法级</div><div class="t m0 x4 h6 y49 ff4 fs2 fc0 sc0 ls0 ws0">（Alogrithem）、寄存器传输级（ RTL）、逻辑级（ Logic）、门级（ Gate）、设计。</div><div class="t m0 x4 h6 y4a ff1 fs2 fc0 sc0 ls0 ws0">而 VHDL 更为适合特大型的系统级（System）设计。</div><div class="t m0 x4 h9 y5d ff3 fs5 fc0 sc0 ls0 ws0">1.2.4 VHDL 设计中电路简化问题的探讨</div><div class="t m0 x11 ha y5e ff2 fs6 fc0 sc0 ls0 ws0">[8]</div><div class="t m0 x4 ha y5f ff2 fs6 fc0 sc0 ls0 ws0"> </div><div class="t m0 x12 h6 y60 ff2 fs2 fc0 sc0 ls0 ws0">随着集成电路技术的发展，用传统的方法进行芯片或系统设计已不能满足要求，</div><div class="t m0 x13 h6 y61 ff7 fs2 fc0 sc0 ls0 ws0">迫切需要提高设计效率。在这样的技术背景下，能大大降低设计难度的 VHDL 设计</div><div class="t m0 x13 h6 y62 ff1 fs2 fc0 sc0 ls0 ws0">方法正越来越广泛地被采用。但是 VHDL 设计是行为级的设计所带来的问题是设</div><div class="t m0 x13 h6 y63 ff1 fs2 fc0 sc0 ls0 ws0">计者的设计思考与电路结构相脱节。设计者主要是根据 VHDL 的语法规则对系</div><div class="t m0 x13 h6 y64 ff1 fs2 fc0 sc0 ls0 ws0">统目标的逻辑行为进行描述，然后通过综合工具进行电路结构的综合、编译、优化，</div><div class="t m0 x13 h6 y65 ff1 fs2 fc0 sc0 ls0 ws0">通过仿真工具进行逻辑功能仿真和系统时延的仿真。用 VHDL 进行集成电路的设计，</div><div class="t m0 x13 h6 y66 ff7 fs2 fc0 sc0 ls0 ws0">牵涉到对 VHDL 语言的使用方法和对设计的理解程度。本文讨论了以下几个简化和</div><div class="t m0 x13 h6 y67 ff1 fs2 fc0 sc0 ls0 ws0">优化电路设计的 3 个值得注意的方面：</div><div class="t m0 x14 h6 y68 ff4 fs2 fc0 sc0 ls0 ws0">（1）在用 VHDL 进行设计中要注意避免不必要的寄存器描述。</div><div class="t m0 x14 h6 y69 ff4 fs2 fc0 sc0 ls0 ws0">（2）在编写程序前要先对整个设计进行较深入的了解，科学的划分设计，多设想几</div><div class="t m0 x15 h6 y6a ff1 fs2 fc0 sc0 ls0 ws0">种方案再进行比较，用多个较少位数的单元取代较多位数的单元。</div></div></div><div class="pi" data-data='{"ctm":[1.611850,0.000000,0.000000,1.611850,0.000000,0.000000]}'></div></div>

<div id="pf5" class="pf w0 h0" data-page-no="5"><div class="pc pc5 w0 h0"><img class="bi x0 y0 w1 h1" alt="" src="https://static.pudn.com/prod/directory_preview_static/627264bcc0b40515e3dc579f/bg5.jpg"><div class="c x0 y1 w2 h2"><div class="t m0 x1 h3 y2 ff1 fs0 fc0 sc0 ls0 ws0">基于 FPGA 的数字秒表的设计</div><div class="t m0 x14 h6 y1d ff4 fs2 fc0 sc0 ls0 ws0">（3）在延时要求不高的情况下，可提取逻辑电路公因子，把它分解成含有中间变量</div><div class="t m0 x16 h6 y6b ff1 fs2 fc0 sc0 ls0 ws0">的多级电路。</div><div class="t m0 x4 hb y6c ff2 fs5 fc0 sc0 ls0 ws0"> 1.2.5 VHDL 和 MAX+PLUSII 在设计数字电路中的应用</div><div class="t m0 x17 h7 y6d ff3 fs3 fc0 sc0 ls0 ws0">[9]</div><div class="t m0 x18 h6 y6e ff1 fs2 fc0 sc0 ls0 ws0">以 VHDL 为工具的 EDA 设计方法与传统的人工设计方法相比，有以下几个优点：</div><div class="t m0 x14 h6 y6f ff3 fs2 fc0 sc0 ls0 ws0">1、缩短了开发周期；2、提高了效率；3、产品的质量得到了提高。用 VHDL 进行数</div><div class="t m0 x14 h6 y70 ff1 fs2 fc0 sc0 ls0 ws0">字系统开发与设计，其设计的抽象层次有 6 个，分别是系统级、芯片级、寄存器级、</div><div class="t m0 x14 h6 y71 ff4 fs2 fc0 sc0 ls0 ws0">门级 、电路 级 和版图 / 硅片级 ，可以在 不同的 抽象层次 级别上 设计系 统。使 用</div><div class="t m0 x14 h6 y72 ff5 fs2 fc0 sc0 ls0 ws0">MAX+PLUSII 作为开发环境时应该根据软件支持的芯片资源情况选择合适的设计层</div><div class="t m0 x14 h6 y73 ff1 fs2 fc0 sc0 ls0 ws0">次。在 VHDL 设计中，常常采用多进程描述的方法来进行程序设计，通过使用进程</div><div class="t m0 x14 h6 y74 ff1 fs2 fc0 sc0 ls0 ws0">可以把整体的功能局部化，分块设计，多个进程通过进程间通信机制互相配合，达到</div><div class="t m0 x14 h6 y75 ff1 fs2 fc0 sc0 ls0 ws0">设计要求。当进程比较多的时候，它们之间的配合问题就比较复杂，因此在设计之前</div><div class="t m0 x14 h6 y76 ff1 fs2 fc0 sc0 ls0 ws0">应该合理规划安排。</div><div class="t m0 x4 h9 y77 ff3 fs5 fc0 sc0 ls0 ws0">1.2.6 用 EDA 方法设计数字系统的灵活性</div><div class="t m0 x19 hc y78 ff2 fs7 fc0 sc0 ls0 ws0">[10]</div><div class="t m0 x18 h6 y79 ff1 fs2 fc0 sc0 ls0 ws0">用 EDA 方法设计数字系统，就是以硬件描述语言为系统逻辑描述的主要手段完</div><div class="t m0 x14 h6 y7a ff1 fs2 fc0 sc0 ls0 ws0">成计数器设计文件，再运用 EDA 开发软件，对设计文件自动地完成逻辑编译、化间、</div><div class="t m0 x14 h6 y7b ff1 fs2 fc0 sc0 ls0 ws0">分割、综合及优化逻辑仿真。直到对特定目标芯片的适配编译、逻辑映射和编程下载。</div><div class="t m0 x14 h6 y7c ff1 fs2 fc0 sc0 ls0 ws0">在本文中是以 EDA 技术中的 ISP 软件为开发平台，来说明 EDA 方法设计数字系统的</div><div class="t m0 x14 h6 y7d ff7 fs2 fc0 sc0 ls0 ws0">灵活性。1、设计输入方式的灵活性，使用 EDA 方法设计数字系统可以按照设计要求</div><div class="t m0 x14 h6 y7e ff1 fs2 fc0 sc0 ls0 ws0">和硬件描述语言的语法规则编写输入文件，而把其余的大部分工作留给计算机完成，</div><div class="t m0 x14 h6 y7f ff4 fs2 fc0 sc0 ls0 ws0">真正体现了 EDA 方法的优点。尤其是设计复杂的数字系统或者需要改动系统功能时，</div><div class="t m0 x14 h6 y80 ff1 fs2 fc0 sc0 ls0 ws0">设计效率可成倍提高，EDA 方法的优越性就会更加突出；2、功能仿真的灵活性，用</div><div class="t m0 x14 h6 y81 ff5 fs2 fc0 sc0 ls0 ws0">EDA 方法设计数字系统是同一个测试向量可以对任何一种设计输入方式产生的源文</div><div class="t m0 x14 h6 y82 ff1 fs2 fc0 sc0 ls0 ws0">件进行仿真，而不许要单独编写测试文件；3、功能扩展的灵活性，在数字系统设计</div><div class="t m0 x14 h6 y83 ff4 fs2 fc0 sc0 ls0 ws0">输入过程中，用 EDA 方法实现了硬件设计软件化，所以改动源文件的内容即可改变</div><div class="t m0 x14 h6 y84 ff1 fs2 fc0 sc0 ls0 ws0">系统功能，使其扩展为复杂度更高的数字系统。</div><div class="t m0 x4 hd y85 ff3 fs5 fc0 sc0 ls0 ws0">1.2.7 VHDL simulation</div><div class="t m0 x1a hc y86 ff2 fs7 fc0 sc0 ls0 ws0">[11]</div><div class="t m0 x1b hd y85 ff2 fs5 fc0 sc0 ls0 ws0"> </div><div class="t m0 x16 h6 y87 ff2 fs2 fc0 sc0 ls0 ws0">VHDL is a language for describing digital systems；therefore it should</div><div class="t m0 x1c he y88 ff2 fs2 fc0 sc0 ls0 ws0">be of no surprise that standard event-driven logic simulation algorithms</div></div></div><div class="pi" data-data='{"ctm":[1.611850,0.000000,0.000000,1.611850,0.000000,0.000000]}'></div></div>