组成原理课程设计代码——完整版

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序 号 实验项目 名称 实 验 内 容 学时 要求 性质 类别 所用主要仪 器及台套数 所在实验室 1 QuartusII的使用 在本次实验中,学会QuartusII软件的使用,然后利用此系统完成: 〈1〉 一位全加器设计 〈2〉 并行八位寄存器设计。 下载到实验箱上,在实验箱上验证。 必做 验证 专业基础 计算机组成原理实验箱30台 P4计算机60台 硬件基础实验室 2 层次化设计方法 在本次实验中,学会层次化设计方法,利用该方法完成: 〈1〉同步二进制计数器 〈2〉多位二进制加法器 下载到实验箱上,在实验箱上验证。 必做 设计 专业基础 计算机组成原理实验箱30台 P4计算机60台 硬件基础实验室 3 多路开关,逻辑运算部件,移位器设计 在本次实验中,完成多路开关、逻辑运算部件,移位器设计为下面的运算器、存储器设计做好准备。 必做 设计 专业基础 计算机组成原理实验箱60台 P4计算机60台 硬件基础实验室 4 复杂模型机设计 利用TD-CMA平台,设计一套完整的指令系统,并下载到实验平台进行验证。 选做 设计 专业基础 计算机组成原理实验箱60台 P4计算机60台 硬件基础实验室 5 微程序控制器设计 利用TD-CMA平台,设计一个微程序控制器,并进行验证。 选做 设计 专业基础 计算机组成原理实验箱60台 P4计算机60台 硬件基础实验室 6 简单计算机的设计 按要求设计一台由简单指令作为指令集的计算机,并用该简单指令编写一段程序,运行该程序,得出正确结果。 选做 设计 专业基础 计算机组成原理实验箱60台 P4计算机60台 硬件基础实验室 7 补码除法器设计 请给出此除法器的VHDL功能描述,将其作为QuartusII的输入文件,由QuartusII进行综合和模拟,自己设计测试向量波形,并通过分析模拟结果验证设计的正确性。 选做 设计 专业基础 计算机组成原理实验箱60台 P4计算机60台 硬件基础实验室 8 ALU设计 请给出ALU的VHDL功能描述。将其作为QuartusII的输入文件,由QuartusII进行综合和模拟,自己设计测试向量波形,并通过分析模拟结果验证设计的正确性。 选做 设计 专业基础 计算机组成原理实验箱60台 P4计算机60台 硬件基础实验室 9 补码乘法器设计或原码乘法器设计 请给出此乘法器的VHDL功能描述,将其作为QuartusII的输入文件,由QuartusII进行综合和模拟,自己设计测试向量波形,并通过分析模拟结果验证设计的正确性。 选做 设计 专业基础 计算机组成原理实验箱60台 P4计算机60台 硬件基础实验室 10 双端口存储器的设计或先进先出存储器的设计 请给出此存储器的VHDL功能描述,将其作为QuartusII的输入文件,并 对存储器的内容进行初始化,由QuartusII进行综合和模拟,自己设计测试向量波形,并通过分析模拟结果验证设计的正确性。 选做 设计 专业基础 计算机组成原理实验箱60台 P4计算机60台 硬件基础实验室 11 带中断接口的模型机的设计 利用TD-CMA实验仪进行设计一个带有中断处理能力的模型机,请设计一两个自已的指令,并进行测试。 选做 设计 专业基础 计算机组成原理实验箱60台 P4计算机60台 硬件基础实验室 12 带DMA接口的模型机的设计 利用TD-CMA实验仪进行设计一个带有DMA处理能力的模型机,请设计一两个自已的指令,并进行测试。 选做 设计 专业基础 计算机组成原理实验箱60台 P4计算机60台 硬件基础实验室 13 Cache控制器的设计 利用TD-CMA实验仪设计一个实现直接映射的Cache控制器 选做 设计 专业基础 计算机组成原理实验箱60台 P4计算机60台 硬件基础实验室 14 时序发生器的设计 利用TD-CMA实验仪设计一个时序发生器。 选做 设计 专业基础 计算机组成原理实验箱60台 P4计算机60台 硬件基础实验室
组成原理课程设计代码——完整版
  • 一位全加器.txt
    289B
  • 并行八位寄存器.txt
    571B
  • 同步二进制计数器.txt
    509B
  • 四位二进制加法器.txt
    881B
  • 八位二进制加法器.txt
    813B
  • trigger.bdf
    9.4KB
  • 逻辑运算部件.txt
    646B
  • 十六位二进制加法器.txt
    821B
  • 二选一多路开关.txt
    254B
内容介绍
library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity adder_4 is port( cin:in std_logic; a,b:in std_logic_vector(3 downto 0); s:out std_logic_vector(3 downto 0); cout:out std_logic); end ; architecture one of adder_4 is signal d,t:std_logic_vector(3 downto 0); signal c:std_logic_vector(4 downto 0); begin as_add: for i in 0 to 3 generate d(i)<=a(i) and b(i); t(i)<=a(i) or b(i); s(i)<=a(i) xor b(i) xor c(i); end generate; c(0)<=cin; c(1)<=d(0) or (t(0) and c(0)); c(2)<=d(1) or (t(1) and d(0)) or (t(1) and t(0) and c(0)); c(3)<=d(2) or (t(2) and d(1)) or (t(1) and t(2) and d(0)) or (t(1) and t(2) and t(0) and c(0)) ; c(4)<=d(3) or (t(3) and d(2)) or (t(3) and t(2) and d(1)) or (t(1) and t(2) and t(3) and d(0)) or (t(3) and t(2) and t(1) and t(0) and c(0)); cout<=c(4); end ;
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