 # 组成原理课程设计代码——完整版

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289B
• 并行八位寄存器.txt
571B
• 同步二进制计数器.txt
509B
• 四位二进制加法器.txt
881B
• 八位二进制加法器.txt
813B
• trigger.bdf
9.4KB
• 逻辑运算部件.txt
646B
• 十六位二进制加法器.txt
821B
• 二选一多路开关.txt
254B

library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity adder_4 is port( cin:in std_logic; a,b:in std_logic_vector(3 downto 0); s:out std_logic_vector(3 downto 0); cout:out std_logic); end ; architecture one of adder_4 is signal d,t:std_logic_vector(3 downto 0); signal c:std_logic_vector(4 downto 0); begin as_add: for i in 0 to 3 generate d(i)<=a(i) and b(i); t(i)<=a(i) or b(i); s(i)<=a(i) xor b(i) xor c(i); end generate; c(0)<=cin; c(1)<=d(0) or (t(0) and c(0)); c(2)<=d(1) or (t(1) and d(0)) or (t(1) and t(0) and c(0)); c(3)<=d(2) or (t(2) and d(1)) or (t(1) and t(2) and d(0)) or (t(1) and t(2) and t(0) and c(0)) ; c(4)<=d(3) or (t(3) and d(2)) or (t(3) and t(2) and d(1)) or (t(1) and t(2) and t(3) and d(0)) or (t(3) and t(2) and t(1) and t(0) and c(0)); cout<=c(4); end ;   相关推荐
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