交通灯设计有关的内容

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交通灯设计的单片机实现和multisim实现
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  • 红绿灯1
  • 红绿灯控制
  • chess_clock.txt
    5.6KB
  • statmach_altera.vhd
    773B
  • State_areset.txt
    1.3KB
  • reg12.vhd
    405B
  • vhdl_example.html
    14.5KB
  • counter_generate.txt
    1.5KB
  • compinst.vhd
    717B
  • address_decoder_m68008.txt
    1.6KB
  • hamming_decoder.txt
    2.5KB
  • reginf.vhd
    1.9KB
  • cpu_core.txt
    6.9KB
  • dc_motor.vhd
    9.9KB
  • CPU_system.txt
    1.7KB
  • d-filp-flop_hct175.txt
    853B
  • pseudorandom.vhd
    7.9KB
  • moor1.txt
    2.8KB
  • testadder.vhd
    4.3KB
  • comparator8.txt
    411B
  • CPU_rom.txt
    3KB
  • shift_register_164.txt
    657B
  • universal_register.txt
    2.1KB
  • latchinf.vhd
    419B
  • mealy1.txt
    2.9KB
  • ram_16x8.txt
    1.3KB
  • transcript
    109B
  • priority_encoder_highest.txt
    1.2KB
  • cpu_3rd_package.txt
    6.8KB
  • counter_conversion.txt
    1.6KB
  • fifo.txt
    2.2KB
  • register_374.txt
    721B
  • counter_wait.txt
    1014B
  • hct245.txt
    722B
  • hamming_encoder.txt
    893B
  • decoder_bcd_to_7segment.txt
    874B
  • smart_waveform.vhd
    2.5KB
  • counter_mod16_jk.txt
    2.5KB
  • moor2.txt
    2.5KB
  • counters_altera.vhd
    5.7KB
  • priority_encoder_ls.vhd
    2.3KB
  • mancala.vhd
    19.1KB
  • selsigen.vhd
    614B
  • pelian_contrller.txt
    4.5KB
  • adder_variety_style.txt
    3.4KB
  • conversion_altera.vhd
    427B
  • adder_nbit_generate.txt
    1.2KB
  • adder.vhd
    2.9KB
  • step_motor.vhd
    2.6KB
  • majority_voter.txt
    1.7KB
  • condsig.vhd
    374B
  • random_generator.txt
    1.6KB
  • state_variable.txt
    1.6KB
  • multiplexer_ifelse.txt
    782B
  • decoder_hct139.txt
    1KB
  • condsigm.vhd
    545B
  • counter_pload.txt
    922B
  • state_moor_mealy.txt
    2.6KB
  • comparetor_magnitude.txt
    2.4KB
  • state_classic.txt
    2.6KB
  • CPU_ram.txt
    1.3KB
  • multiplier_booth.txt
    4.7KB
  • traffic_ls.vhd
    3KB
  • uart_ls.vhd
    10.2KB
  • ram_LS.vhd
    1.4KB
  • counter_nbit.txt
    859B
内容介绍
-- Behavioural model of a simple 8-bit CPU -- download from: www.fpga.com.cn & www.pld.com.cn LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE work.bv_math.ALL; USE work.cpu8pac.ALL; ENTITY cpu IS GENERIC(cycle_time : TIME := 200 ns); --must be divisible by 8 PORT(reset : IN std_logic; memrd, memwr : OUT std_logic; address : OUT std_logic_vector(11 DOWNTO 0); data : INOUT std_logic_vector(7 DOWNTO 0)); END cpu; ARCHITECTURE version1 OF cpu IS --internal clock signal SIGNAL clock : std_logic; BEGIN clock_gen : PROCESS BEGIN clock <= '1','0' AFTER cycle_time/2; WAIT FOR cycle_time; END PROCESS; main_sequence : PROCESS VARIABLE inst_reg : BIT_VECTOR(3 DOWNTO 0); VARIABLE mar : BIT_VECTOR(11 DOWNTO 0); VARIABLE acca, accb : BIT_VECTOR(7 DOWNTO 0); VARIABLE pc : BIT_VECTOR(11 DOWNTO 0); BEGIN IF reset = '1' THEN --initialisation memrd <= '1'; memwr <= '1'; pc := (OTHERS => '0'); address <= (OTHERS => 'Z'); data <= (OTHERS => 'Z'); WAIT UNTIL rising_edge(clock); ELSE --fetch phase address <= To_StdlogicVector(pc); WAIT FOR cycle_time/4; memrd <= '0'; WAIT FOR cycle_time/2; memrd <= '1'; --read instruction inst_reg := To_bitvector(data(7 DOWNTO 4)); --load page address mar(11 DOWNTO 8) := To_bitvector(data(3 DOWNTO 0)); --increment program counter pc := inc_bv(pc); --wait until end of cycle WAIT UNTIL rising_edge(clock); --execute CASE inst_reg IS WHEN add => --add and sub use overloaded functions from bv_math package acca := acca + accb; WHEN subr => acca := acca - accb; WHEN inc => acca := inc_bv(acca); WHEN dec => acca := dec_bv(acca); WHEN land => acca := acca AND accb; WHEN lor => acca := acca OR accb; WHEN cmp => acca := NOT acca; WHEN lxor => acca := acca XOR accb; WHEN lita => acca := acca; WHEN litb => acca := accb; WHEN clra => acca := (OTHERS => '0'); WHEN lda|ldb|sta|stb => address <= To_StdlogicVector(pc); WAIT FOR cycle_time/4; memrd <= '0'; WAIT FOR cycle_time/2; memrd <= '1'; --read page offset address mar(7 DOWNTO 0) := To_bitvector(data); --increment program counter pc := inc_bv(pc); --wait until end of cycle WAIT UNTIL rising_edge(clock); --output address of operand address <= To_StdlogicVector(mar); IF ((inst_reg = lda) OR (inst_reg = ldb)) THEN WAIT FOR cycle_time/4; memrd <= '0'; WAIT FOR cycle_time/2; memrd <= '1'; IF inst_reg = lda THEN --load accumulator a from bus acca := To_bitvector(data); ELSE --load accumulator b from bus accb := To_bitvector(data); END IF; --wait until end of cycle WAIT UNTIL rising_edge(clock); ELSE WAIT FOR cycle_time/8; IF inst_reg = sta THEN --ouput data data <= To_StdlogicVector(acca); ELSE --ouput data data <= To_StdlogicVector(accb); END IF; WAIT FOR cycle_time/8; memwr <= '0'; WAIT FOR cycle_time/2; memwr <= '1'; WAIT FOR cycle_time/8; data <= (OTHERS => 'Z'); --wait until end of cycle WAIT UNTIL rising_edge(clock); END IF; WHEN jmp => address <= To_StdlogicVector(pc); --transfer page address to pc from mar pc(11 DOWNTO 8) := mar(11 DOWNTO 8); --read in offset address WAIT FOR cycle_time/4; memrd <= '0'; WAIT FOR cycle_time/2; memrd <= '1'; pc(7 DOWNTO 0) := To_bitvector(data); --wait until end of cycle WAIT UNTIL rising_edge(clock); END CASE; END IF; END PROCESS main_sequence; END version1;
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