piano_verilog

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piano_verilog 用FPGA制作简单的钢琴 ↓作业现场。点击打开mp4文件(与上载的mp4文件相同) 代码主体是piano.v文件。如果要克隆并将其作为项目加载,请加载piano.qpf文件将时钟降低至20 kHz后,将输出与按钮匹配的标度频率。 FPGA开发板:DE0-CV编写软件:Quartus Prime 17.0.0.595 Lite Edition采用 (c)Yumi-Amahane
piano_verilog-main.zip
  • piano_verilog-main
  • output_files
  • piano.sta.rpt
    64.1KB
  • piano.map.rpt
    49.4KB
  • piano.fit.rpt
    182KB
  • piano.flow.rpt
    7.6KB
  • piano.sof
    2.3MB
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  • piano.jdi
    215B
  • piano.fit.summary
    650B
  • piano.pin
    57.4KB
  • piano.asm.rpt
    4.2KB
  • piano.done
    25B
  • piano.fit.smsg
    476B
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    1.1KB
  • piano.map.summary
    496B
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    606B
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    2.1KB
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    298B
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    1.5KB
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    64.1KB
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    606B
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    11.1KB
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    2KB
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    137B
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    42.1KB
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    119.1KB
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    1.2KB
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    354B
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    43.7KB
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    750B
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    1.6KB
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    82B
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    975.1KB
  • sign_div_unsign_ulh.tdf
    2.1KB
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    973.4KB
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    206B
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    1.4MB
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    982B
  • piano.(0).cnf.cdb
    4.6KB
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    405B
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    1.5MB
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    59.4KB
  • piano.map.logdb
    3B
  • piano.cyclonev_io_sim_cache.ff_0c_fast.hsd
    1.4MB
  • piano.(6).cnf.cdb
    1.6KB
  • piano.sta.rdb
    9KB
  • piano.sta.qmsg
    21.1KB
  • piano.(11).cnf.hdb
    611B
  • piano.pplq.rdb
    297B
  • piano.(5).cnf.cdb
    1.7KB
  • piano.rtlv.hdb
    10.8KB
  • piano.(12).cnf.hdb
    611B
  • piano.tiscmp.slow_1100mv_85c.ddb
    980.6KB
  • piano.map_bb.logdb
    3B
  • piano.cmp.logdb
    10.3KB
  • piano.(8).cnf.hdb
    971B
  • piano.fit.qmsg
    12.9KB
  • piano.map.kpt
    993B
  • piano.smart_action.txt
    5B
  • piano.asm.qmsg
    2.7KB
  • piano.rtlv_sg_swap.cdb
    204B
  • piano.(7).cnf.cdb
    1.7KB
  • piano.root_partition.map.reg_db.cdb
    219B
  • piano.cmp.cdb
    864.9KB
内容介绍
# piano_verilog FPGAで簡単なピアノの製作 ↓動作風景。クリックでmp4ファイルを開く (アップロードされているmp4ファイルと同じもの) https://user-images.githubusercontent.com/51439946/113830527-ab19a900-97c1-11eb-8136-5ea8aa296222.mp4 コード本体はpiano.vファイル。 クローンしてプロジェクトとして読み込む場合はpiano.qpfファイルを読み込む 20 kHzまでクロックを落としたのちボタンに合わせた音階の周波数を出力する FPGAボード:DE0-CV 書き込みソフト:Quartus Prime 17.0.0.595 Lite Edition を使用 (c) Yumi-Amahane
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