wildmo 在 2018-09-17 16:48:52 上传
说明:自己写axi4总线salve程序,用于soc fpga数据读写
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leoluo2008 在 2018-09-16 22:58:55 上传
说明:vision libraries, Motor control, CNN, audio input & codec
开发平台:VHDL | 大小:5786KB | 下载0次
leoluo2008 在 2018-09-16 22:56:58 上传
说明:programming paradigm that involves a graph of connected filters
开发平台:Verilog | 大小:1159KB | 下载0次
leoluo2008 在 2018-09-16 22:54:35 上传
说明:highly parallelized data processing architecture and on-chip memory fabric
开发平台:VHDL | 大小:10378KB | 下载0次
lijianrong_1997 在 2018-09-14 16:07:04 上传
说明:在FPGA或cpld中实现串口功能,通过处理器可以对该模块实现并口操作
开发平台:VHDL | 大小:1KB | 下载1次
OrfeasTzo 在 2018-09-11 01:22:49 上传
说明:project includes the VHDL simulation and FPGA synthesis steps, as well as the hardware implementation and demonstration. Thus, there are three VHDL implemented and simulated modalities (i.e. sigmoid function, adder, and the combination of the two into the neuron node), and one synthesis and implementation modality of the FPGA neural network.
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WXXQA 在 2018-09-07 06:19:38 上传
说明:% angles is the matrix containing nFrame X 3 components % type is the name of the joint % eulerSequence is like (xzy)
开发平台:matlab | 大小:1KB | 下载0次
mord 在 2018-09-06 18:23:36 上传
说明:datasheer in vhdl with picoblaze Spartan 3e
开发平台:VHDL | 大小:5822KB | 下载0次
mord 在 2018-09-06 18:07:50 上传
说明:sparten 3e for datasheet and project
开发平台:VHDL | 大小:2937KB | 下载0次
mord 在 2018-09-06 18:04:58 上传
说明:vhdl for start. explanation and help slides.
开发平台:VHDL | 大小:151KB | 下载0次
aaaaaba 在 2018-09-04 10:03:39 上传
说明:CPU 包括MAR MDR PC IR 等相关部件 QUARTERS II 平台测试成功
开发平台:VHDL | 大小:1709KB | 下载0次
kstyt 在 2018-09-02 15:30:15 上传
说明:用Quartus II设计一个四位乘法器
开发平台:VHDL | 大小:115KB | 下载0次
圆O 在 2018-08-31 21:09:06 上传
说明:XST用户指南VITEX-4,VITEX-5,SPARTAN-3和更新CPLD器件。2013年出版,够用。
开发平台:VHDL | 大小:3412KB | 下载0次
圆O 在 2018-08-31 21:05:37 上传
说明:Xilinx IP core的DDS核的帮助文档,可用于VHDL和Verilog语言。版本4.0
开发平台:VHDL | 大小:553KB | 下载0次
圆O 在 2018-08-31 20:59:51 上传
说明:VHDL同步串口接收部分程序,基于Xilinx ISE的开发平台
开发平台:VHDL | 大小:1133KB | 下载0次
圆O 在 2018-08-31 20:57:36 上传
说明:VHDL同步串口发送部分,基于Xilinx ISE的编程平台
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abc1997 在 2018-08-29 23:47:20 上传
说明:由verilog编写的简单的分频模块,将100Mhz分成1khz
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abc1997 在 2018-08-29 23:41:26 上传
说明:由verilog编写的uart收发模块,能够在串口助手发送字符,并在数码管上显示,开发板为basys3 内置约束文件
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abc1997 在 2018-08-29 23:37:56 上传
说明:由verilog编写的简单的流水灯程序,可以实现8位流水灯依次闪烁
开发平台:VHDL | 大小:384KB | 下载0次
abc1997 在 2018-08-29 23:36:34 上传
说明:用verilog编写的能够显示数字的数码管,内部有约管脚束文件,可在basys3开发板验证
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