lovers2015 在 2017-11-22 17:34:20 上传
说明:ip-cores-video_controller_jpeg_encoder
开发平台:VHDL | 大小:2164KB | 下载0次
lovers2015 在 2017-11-22 17:16:54 上传
说明:read and write text to vhdl language
开发平台:VHDL | 大小:2KB | 下载0次
lovers2015 在 2017-11-22 17:15:12 上传
说明:DCT and Idct with vhdl and verilog
开发平台:VHDL | 大小:61KB | 下载0次
学生时代 在 2017-11-20 23:22:50 上传
说明:简单的键盘输入,点阵,数码管以及LCD显示
开发平台:VHDL | 大小:14KB | 下载2次
萝卜蛋 在 2017-11-20 21:20:46 上传
说明:实现一个根据摁健实现开孔闭孔的电子竖笛,有一个开机音乐且可以在8*8点阵中显示开孔闭孔情况,从低音5到高音5均可实现
开发平台:Quartus II | 大小:589KB | 下载0次
苏克sama 在 2017-11-20 18:44:47 上传
说明:四输入与非门设计四输入端与非门的设计。 设计一个四位输入、一位输出的与非门。
开发平台:VHDL | 大小:132KB | 下载0次
khsdf 在 2017-11-20 15:08:04 上传
说明:this is code for ant colony
开发平台:WINDOWS | 大小:165KB | 下载0次
江41543434 在 2017-11-20 11:10:55 上传
说明:4G-LTE标准中turbo编码所用到的CRC编码,绝对可用!
开发平台:VHDL | 大小:2KB | 下载0次
alshafeay 在 2017-11-20 05:37:35 上传
说明:decoder code vhdl decoder code vhdl
开发平台:VHDL | 大小:550KB | 下载0次
mohAdel9 在 2017-11-19 16:30:09 上传
说明:n-bit optimized adder using VHDL
开发平台:VHDL | 大小:1KB | 下载0次
iaio 在 2017-11-17 17:26:32 上传
说明:DCountingParallelLoad
开发平台:VHDL | 大小:607KB | 下载0次
Naveen448 在 2017-11-15 14:04:55 上传
说明:implementation of vedic mulitplier on nexys3 fpga board
开发平台:VHDL | 大小:602KB | 下载0次
马克西姆023 在 2017-11-15 12:08:31 上传
说明:用2个2级iir滤波实现的4阶iir滤波,采用16bit量化系数,其中14位有效位,经过与matlab的4阶iir滤波对比,输出结果完全一致。
开发平台:VHDL | 大小:1KB | 下载0次
周杰---123 在 2017-11-13 23:56:26 上传
说明:UART模块的VHDL语言设计
开发平台:VHDL | 大小:1015KB | 下载0次
dl121 在 2017-11-13 15:10:36 上传
说明:FPGA,VERILOG,SPI串口通信;
开发平台:Vivado | 大小:2KB | 下载2次
aawweerr 在 2017-11-13 05:42:08 上传
说明:coming juici astalco simply formidenty
开发平台:WINDOWS | 大小:391KB | 下载0次
bangaram 在 2017-11-12 02:22:48 上传
说明:wallace multiplier 4, 8,12 bits
开发平台:WINDOWS | 大小:10KB | 下载0次
chipquangdt 在 2017-11-10 21:56:11 上传
说明:for who care about vhdl
开发平台:VHDL | 大小:4041KB | 下载0次
一个人丶 在 2017-11-09 09:10:17 上传
说明:用VHDL语言设计并实现一电路,其功能是8个数码管分别显示数字0-7。首先是数码管0显示0,其他数码管不显示;然后是数码管1显示1,其他数码管不显示;依此类推,数码管7显示完后再显示数码管0,这样循环下去。(提示:数字0-7的循环可以使用8进制计数器对1Hz的时钟信号进行计数得到,计数器的输出送到BCD到七段数码管的译码器,由其驱动数码管显示相应的数字。)
开发平台:Proteus | 大小:108KB | 下载5次
long2234 在 2017-11-08 20:13:05 上传
说明:implement a musis player
开发平台:VHDL | 大小:1KB | 下载0次
long2234 在 2017-11-08 20:11:00 上传
说明:a simply implemented number selecter
开发平台:VHDL | 大小:630KB | 下载0次
suricata0 在 2017-11-08 09:05:35 上传
说明:LAB 1-LCD PARA TODOS MIS AMIGOS
开发平台:VHDL | 大小:258KB | 下载0次
NOTO 在 2017-11-07 19:42:47 上传
说明:简单的一个硬件仿真语言,VHDL的quarter2的一个免费版软件,可以免费使用30天。
开发平台:Quartus II | 大小:12KB | 下载0次
rajban 在 2017-11-07 18:10:04 上传
说明:This is source code for something very important that is AVS AES standard hardware code for implementation both ASIC and FPGA
开发平台:VHDL | 大小:1320KB | 下载0次
kentucky 在 2017-11-07 15:28:16 上传
说明:copy of hello word on FPGA
开发平台:VHDL | 大小:186KB | 下载0次
张子铭 在 2017-11-07 14:52:35 上传
说明:利用VHDL语言描述出一个双脉冲,可任意设置两脉冲长和中间时间间隔。
开发平台:VHDL | 大小:8125KB | 下载0次
yuke 在 2017-11-07 12:54:38 上传
说明:本程序基于VHDL的交通灯设计,为本人原创,希望有需要的人下载学习,我也是学生,开发基础大都一样。
开发平台:Visual C++ | 大小:3703KB | 下载0次
14520950 在 2017-11-05 10:49:42 上传
说明:camera and zedboard, vga
开发平台:VHDL | 大小:77KB | 下载0次
nana12341234 在 2017-11-04 13:10:02 上传
说明:It is a long established fact that a reader will be distracted by the readable content of a page when looking at its layout. The point of using Lorem Ipsum is that it has a more-or-less normal distribution of letters, as opposed to using 'Content here, content here', making it look like readable English. Many desktop publishing packages and web page editors now use Lorem Ipsum as their default model text, and a search for 'lorem ipsum' will uncover many web sites still in their infancy. Various versions have evolved over the years, sometimes by accident, sometimes on purpose (injected humour and the like).sseret
开发平台:Asm | 大小:52KB | 下载0次