machenghai

积分:545
上传文件:5
下载次数:5
注册日期:2009-02-22 08:31:35

上传列表
clk_div.rar - 一个时钟分频模块,in verilog hdl,2009-05-22 14:32:39,下载7次
MAC_rd.rar - DM9000A读寄存器模块, verilog HDL,2009-05-22 14:29:44,下载41次
uart_testbench.rar - opcore.org "uart16550" 项目的testbench,2009-05-22 14:24:59,下载8次
microblaze_v7_10e.rar - Xilinx软核microblaze源码(VHDL)版本7.10,2009-05-19 09:54:33,下载53次
AlteraSDR-SDRAM.zip - Altera 官方提供的SDRAM控制器,verilog的,2009-02-22 08:40:05,下载561次

近期下载

收藏