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ds1wm.zip - DS1WM master for controlling one wire devices like DS18B20
uart_core_vhdlORverilog.zip - 串uart的vhdl,verilog,lattic实现原码
里面有四个文件,分别UART 源码 (lattice version)\uart 源码 (Verilog)\uart 源码 (VHDL)\uart16550.tar
uart16450.rar - uart 16450合集,xilin altera lattice
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