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xuhuan0612
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- 设计了一个超前进位加法器,仿真结果正确,综合结果延时小,2012-05-06 14:02:53,下载3次
pipe_adder.rar
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- 半加器 用verilog语言编写一个半加器,测试结果正确。,2012-04-23 15:55:20,下载8次
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