LBJ.rar - SPI接口协议，将spi总线转换成为LOCALBUS总线
PWM.rar - Core_PWM,verilog语言编写，可用于电机驱动
RTC.rar - verilog编写的RTC（实时时钟）包含APB总线接口、时钟计时部分等
wb_rtc.zip - // -*- Mode: Verilog -*-
// Filename : wb_master.v
// Description : Wishbone Master Behavorial
// Author : Winefred Washington
// Created On : 2002 12 24
// Last Modified By: .
// Last Modified On: .
// Update Count : 0
// Status : Unknown, Use with caution!
// Description Specification
// General Description: 8, 16, 32-bit WISHBONE Master
// Supported cycles: MASTER, READ/WRITE
// MASTER, BLOCK READ/WRITE
// MASTER, RMW
// Data port, size: 8, 16, 32-bit
// Data port, granularity 8-bit
// Data port, Max. operand size 32-bit
// Data transfer ordering: little endian
// Data transfer sequencing: undefined
ssi_rx.rar - VHDL同步串口接收部分程序，基于Xilinx ISE的开发平台
FPGA_SSI.rar - 文档中的verilog代码实现了FPGA与SSI总线的数据协议链接
Encoder_SSI_Veryilog.rar - 本文详细描述了SSI协议的通讯格式、原理及应用电路,并采用verilog语言实现了SSI通讯协议.设计实用电路并实现了与绝对值编码器的通讯
DW_apb_rtc.zip - verilog实现RTC功能，可直接用于芯片开发中。