RGMII_TRANSMITTER.zip - This module converts 8 bit SDR flow to 4 bit DDR RGMII flow, proved on Altera Cyclone 3 devices.
RGMII_RECEIVER.zip - This module converts 4 bit DDR RGMII flow to 8 bit SDR flow, proved on Altera Cyclone 3 devices.
udp_send1.zip - 基于FPGA的UDP硬件协议栈， 全部用SystemVerilog写的，不需CPU参与，包括独立的MAC模块。 支持外部phy的配置，支持GMII和RGMII模式。 以下是接口
input clk50,
input rst_n,
///////////////////////
//interface to user module
input [7:0] wr_data,
input wr_clk,
input wr_en,
output wr_full,
output [7:0] rd_data,
input rd_clk,
input rd_en,
output rd_empty,
input [31:0] local_ipaddr, //FPGA ip address
input [31:0] remote_ipaddr, //PC ip address
input [15:0] local_port, //FPGA port number
//interface to ethernet phy
output mdc,
inout mdio,
output phy_rst_n,
output is_link_up,
`ifdef RGMII_IF
input [3:0] rx_data,
output logic [3:0] tx_data,
`else
input [7:0] rx_data,
output logic [7:0] tx_data,
`endif
input rx_clk,
input rx_data_valid,
input gtx_clk,
output logic tx_en
rgmiitest.zip - rgmii接口实现ip，源码里面包括了rgmii接口，还有完整的测试程序
rgmii.tar.gz - 以太网接口中的rgmii接口，FPGA VHDL源码
19_ethernet_test_RGMII.zip - 以太网FPGA程序 verilog ise开发
ETH_TEST.rar - 这是以太网RGMII接口程序，供给新人理解网络接口数据通信实现的过程，RJ45->PHY->RGMII->协议解析这个数据流过程