AsynCFIFO.zip - 跨时钟域，异步的FIFO，利用指针移动，数据不移动，通过两级锁存消除跨时钟域的信号竞争,2015-07-14 13:35:00,下载5次
DC-Adder_Array.zip - 要求采用快速进位链（Look Ahead）设计一个21位加法器；
2) 采用结构化的设计方法，所有加法器均采用步骤1）的21位加法器；
3) 在加法器阵列中加入流水线结构（Pipelinc），输入连续送数，输出连续出结果，流水线填满后每拍输出一个结果；
,2015-07-14 13:27:11,下载8次