DC-Adder_Array.zip - 要求采用快速进位链（Look Ahead）设计一个21位加法器；
2) 采用结构化的设计方法，所有加法器均采用步骤1）的21位加法器；
3) 在加法器阵列中加入流水线结构（Pipelinc），输入连续送数，输出连续出结果，流水线填满后每拍输出一个结果；
Factorial.zip - C++ 实现大数阶乘的算法，运用C++的链表(list<>)模板为数据结构的阶乘的实现，算法是基于乘法进位，有注释和一附图，帮助大家理解。
adder16b.rar - 16位串行进位加法器串行进位加法器和值都依赖于上一位的进位信号，即进位信号是串行的经过加法器的每一位。所以进位链的长度与整个加法器的位数有关。
alu_32_bit.rar - 用Verilog编写的32位ALU（运算器），具有与、或逻辑运算；加、减算术运算；小于置一，零检测，以及溢出检测等功能。其中加法运算是采用了快速进位链
adder_carry_chain.rar - 使用verilog语言实现进位链加法器,quartus下编译，并使用modelsim进行了验证，内含carry_chain.v代码文件以及testbench文件
FPGA-and-TDC-GPl.rar - 对高精度短距离测量的需要，以现场可编程门阵列(FPGA)为控制核心，采用高精度时间数字
转换芯片TDC—GPl和433 MHz超再生射频发射、接收模块，设计了一种高精度的到达时间差(TDOA)测距
系统。该测距系统由发射节点与接收节点组成，其中发射节点由FPGA控制433 MHz超再生射频信号与
超声波信号的同步实时发射；接收节点将接收的射频信号与超声波信号，经过TDC．GPl进行TDOA测量，
并由FPGA完成对TDC—GPl的测量参数配置、测量结果读取及串口上传到上位机。该测距系统由Zig Bee
无线通信模块对发射和接收模块进行测量过程协调，并对超声波传播速度进行温度补偿。实
last.zip - verilog，FPGA的TDC电路设计