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mul_cycles2.rar - 多周期verilog设计,5级流水线,CPU,测试文件。,2018-04-25 16:33:30,下载4次
vendor.rar - 售货机的verilog模块设计及测试,简单状态机。,2018-04-25 16:31:44,下载5次
single.rar - 单周期MIPS处理器的设计,附带测试文件。,2018-04-25 16:28:50,下载3次
I_cache.rar - 指令缓存的设计,连接流水线的取值阶段,ROM。,2018-04-25 16:26:33,下载0次
D_cache.rar - 数据缓存的模块设计,连接流水线mem模块。,2018-04-25 16:24:59,下载3次
eg4.rar - 实现一条简单ori指令的五级流水结构,verilog语言。,2018-04-25 16:21:32,下载0次

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Alpha.rar - 一款Alpha指令集的超标量处理器的Verilog源码,是学习乱序处理器的难得资料。

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