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双口RAM Verilog描述
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I have written this core for NIOS2 CPU, Cyclone, but I think it can works
with other FPGA or CPLD. Better case for this core is SD clock = 20 MHz and
CPU clock = 100 MHz (or in the ratio 1:5). If you have a wish you can achieve this core.
Good luck sdcard.rar - 使用fpga实现对sd卡的读写，仅有源码，纯verilog编写，完全通用 lab5.zip - 用fpga将存储在sd卡中存储的矩阵读取并显示 FPGA-SD-COMMUNICATION.rar - 基于QUARTUSII软件 实现FPGA（ATERA CYCLONE II系列）与SD卡SD模式通信
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