Bayes_optimality_in_linear_discriminant_analysis.z - 贝叶斯优化在线性判别分析中的应用，这是国外一个大牛写的程序，很有价值
UART(RS232).rar - 用VERILOG语言实现的通用异步串行收发器（RS232收发器），波特率可设置，通讯稳定，已成功应用于实际项目。
FPGA-rs232(verilog)-2.rar - FPGA rs232串口收发程序，3个程序任意选择，全部可用
UART.rar - （1）在FPGA上设计UART接收模块实现从PC接收串口数据(RS232串口通信)；
（2）在FPGA上设计UART发送模块，把从PC接收的数据的16进制值加1再发送给PC；
FPGA-RS232.rar - FPGA与RS232通讯的代码及资料。内含有：RS232发送代码Verilog；RS232接收代码Verilog；RS232协议详细接收WORD文档，也有仿真图哦
fpga_uart2.zip - 基于FPGA的.v文件，用于RS232串口通讯，实现简单的自发自收
Uart.rar - FPGA verilog UART串口通信,可通过RS232串口与串口助手通信。
Rs2322.zip - 该文件是在ise开发环境下的代码，实现rs232协议，并在FPGA上验证成功
uart.rar - FPGA实现rs232串口通信，包含接收模块和发送模块
urat.rar - rs232的verilog的代码，是使用verilog编写的，很实用，希望大家喜欢
RS232.rar - 用verilog编写的RS232串口通信源码，大家可以参考一下哈哈哈。希望大神指正
04_uart_test.rar - 串行通信程序，Verilog示例程序，通用RS232
uart_rx.zip - Verilog实现的RS232发送和接收程序，有完成的verilog代码，testbench等。
rs232.rar - 标准RS232 Verilog源代码， 传输波特率可以修改， FPGA上可以工作
rs232_verilog.rar - uart_recv为串口接收模块，从串口接收端口uart_rxd接收上位机发送的串行数据，并在一帧数据（8位）接收结束后给出通知信号uart_done；uart_send为串口发送模块，以uart_done为发送使能信号，将接收到的数据uart_data通过串口发送端口uart_txd发送出去。需要注意的是，顶层模块中 定义了两个变量：系统时钟频率CLK_FREQ与串口波特率UART_BPS，使用时根据不同的系统时钟频率以及所需要的串口波特率设置这两个变量。我们可以尝试将串口波特率UART_BPS设置为其他值（如9600），在模块例化时会将这个变量传递到串口接收与发送模块中，从而实现不同速率的串口通信。串口接收模块程序 是一个经典的边沿检测电路，通过检测串口接收端uart_rxd的下降沿来捕获起始位。一旦检测到起始位，输出一个时钟周期的脉冲start_flag，并进入串口接收过程。串口接收状态用rx_flag来标志，rx_flag为高标志着串口接收过程正在进行，此时启动系统时钟计数器clk_cnt与接收数据计数器rx_cnt。
RS232.rar - 基于VHDL的RS232通讯程序,包含完整的源代码,锁脚文件以及下载文件,可直接下载使用
rs232.rar - 完整的RS232 Verilog源代码，支持波特率可调，支持调试命令，配合串口调试工具，可作为FPGA开发中的调试平台。
rs232.rar - fpga的串口读写程序，经硬件测试成功，波特率9600.可以改变分频值适应不同的时钟和波特率
RS232.VHDL.zip - RS232 Communication function in VHDL for Spartan 3E
RS232.rar - RS232串口通信协议，verilog实现，通过FPGA完全调通。