creaseg.zip - 使用MATLAB实现6种经典的lvs算法，含有gui界面,2020-06-17 11:48:37,下载1次
双电梯控制器.zip - 使用verilog实现的双电梯控制器，1-9层，仿真通过,2020-06-17 11:44:27,下载9次
乘法器.zip - Spice乘法器，采用指定的0.25um工艺（电源电压2.5V）设计的一个晶体管级的算术运算电路，可执行 y[32:0] = a[15:0] * x[15:0] + b[31:0] 的乘累加运算，附仿真结果,2020-06-17 11:39:16,下载3次
CNN.zip - THU微纳电子系ic设计课程大作业，使用verilog实现CNN加速器，含一层卷积和池化，仿真通过。,2020-06-17 11:31:58,下载11次
ppm解码器.zip - 使用verilog实现ppm解码器，功能仿真通过，附设计说明，THU微纳电子系ic设计课大作业。,2020-06-17 11:26:44,下载13次