verilog_code.zip - 在FPGA或者数字IC前端设计中，经常会使用异步FIFO设计实现多bit数据的跨时钟域，但是FIFO的难点应该改是在于怎样判断FIFO的空/满状态以保证数据的安全性。为了在项目中保证FIFO数据正确的读写，不让FIFO出现读空或者写满的状态，除了保证FIFO的地址空间的大小，还需要利用read_empty、write_full保证数据安全。怎样判断FIFO的满/空就成了FIFO设计的核心问题。由于是连续变化的数据，因此可以使用格雷码实现不同时钟域下读写指针的传递，最终实现read_empty、write_full的控制。,2021-04-11 20:36:43,下载0次