sh-1993 在 2023-05-24 02:49:02 上传
说明：透過數位邏輯結合VHDL與Verilog的過程,作為從基礎數位邏輯到計算機系統結構,並實作出一顆CPU的教學書籍,希望未來可以成為教學範例檔案。目前將開發轉移到GitLab,因為可以呈現數學與MUL圖。
开发平台：Verilog | 大小：46578KB | 下载0次
sh-1993 在 2017-02-14 08:27:58 上传
说明：Verilog HDL实现GOST R34.12-2015-一种新的俄罗斯政府标准对称密钥分组密码。
开发平台：Verilog | 大小：12KB | 下载0次
sh-1993 在 2022-07-20 07:47:47 上传
说明：数字系统设计课程最终项目，2020年秋季
开发平台：Verilog | 大小：6516KB | 下载0次
sh-1993 在 2021-05-08 15:16:54 上传
说明：计算机体系结构-超大规模集成电路-Verilog代码Xilinx-Irsim
开发平台：Verilog | 大小：2973KB | 下载0次
sh-1993 在 2021-12-10 09:12:58 上传
说明：基于Verilog的Xilinx Artix 7分形集生成器
开发平台：Verilog | 大小：8705KB | 下载0次
sh-1993 在 2020-05-04 10:45:21 上传
说明：verilog模块
开发平台：Verilog | 大小：23KB | 下载1次
sh-1993 在 2017-02-14 08:29:40 上传
说明：GOST 28147-89的Verilog HDL实现-苏联和俄罗斯政府标准对称密钥分组密码
开发平台：Verilog | 大小：25KB | 下载0次
sh-1993 在 2021-12-10 18:00:06 上传
说明：在FPGA上加速AES算法，并与AES算法和改进AES算法进行比较
开发平台：Verilog | 大小：714KB | 下载0次
sh-1993 在 2018-10-09 16:21:44 上传
说明：Verilog和Papilio Pro开发板集成电路设计简介。
开发平台：Verilog | 大小：16274KB | 下载0次
sh-1993 在 2023-05-23 12:49:59 上传
说明：一些很棒的公共FPGA项目的集合。
开发平台：Others | 大小：18KB | 下载0次
sh-1993 在 2020-07-20 14:18:28 上传
说明：xilinx fpga SPI加载模块的各种方案
开发平台：VHDL | 大小：71335KB | 下载0次
sh-1993 在 2021-12-31 11:01:40 上传
说明：基于 Zynq-7 全可编程 SoC 的设计
开发平台：HTML | 大小：914277KB | 下载0次
sh-1993 在 2021-06-28 05:59:49 上传
说明：用于RGB图像压缩的游程编码的Verilog实现
开发平台：Verilog | 大小：12317KB | 下载0次
sh-1993 在 2021-05-11 20:28:37 上传
说明：适用于任何平台上所有应用程序的全局黑暗模式。
开发平台：Verilog | 大小：3603KB | 下载0次
sh-1993 在 2022-09-01 05:12:26 上传
说明：Xilinx Vivado的Bazel规则
开发平台：Python | 大小：17KB | 下载0次
sh-1993 在 2021-11-28 15:21:15 上传
说明：掌握FPGASIC书籍
开发平台：Others | 大小：1KB | 下载0次
sh-1993 在 2018-06-10 10:31:15 上传
说明：此存储库包含作为嵌入式逻辑和设计课程一部分完成的所有实验室。
开发平台：Others | 大小：15715KB | 下载0次
sh-1993 在 2022-07-06 14:33:16 上传
说明：Xilinx PCIe到MIG DDR4示例设计和自定义零件数据文件
开发平台：Tcl | 大小：30500KB | 下载0次
sh-1993 在 2020-05-04 16:30:21 上传
说明：32位浮点加法器的Verilog实现
开发平台：Verilog | 大小：10KB | 下载0次
sh-1993 在 2023-05-22 03:30:06 上传
说明：一个保存我的可合成verilog示例的地方。
开发平台：Verilog | 大小：5301KB | 下载0次
sh-1993 在 2023-05-29 02:10:58 上传
说明：这个项目的目的是模仿一个篮球记分板，有计时器和两个团队的得分。请参阅pi的自述文件...
开发平台：Verilog | 大小：2216KB | 下载0次
sh-1993 在 2018-07-03 02:40:04 上传
说明：Viterbi译码算法在Verilog中的一种有效实现
开发平台：Verilog | 大小：7783KB | 下载1次
sh-1993 在 2023-03-16 00:56:02 上传
说明：<https:git.elphel.com elphel x393>的镜像
开发平台：Verilog | 大小：6791KB | 下载0次
sh-1993 在 2023-05-15 06:01:02 上传
说明：NEORV32项目和各种FPGA、板和（开源）工具链的示例设置。
开发平台：VHDL | 大小：251KB | 下载0次
sh-1993 在 2020-05-10 16:26:11 上传
说明：使用Verilog的硬件综合实验室
开发平台：Verilog | 大小：11106KB | 下载0次
sh-1993 在 2017-08-12 11:24:51 上传
说明：这是一个简单的项目，展示了如何在Verilog中乘以两个3x3矩阵。
开发平台：Verilog | 大小：3901KB | 下载0次
sh-1993 在 2017-10-16 20:33:45 上传
说明：<https://git.elphel.com elphel eddr3>的镜像
开发平台：Verilog | 大小：685KB | 下载0次
sh-1993 在 2018-01-23 22:10:34 上传
说明：SystemVerilog中的Virtio实现
开发平台：SystemVerilog | 大小：30KB | 下载0次
sh-1993 在 2022-07-05 21:21:58 上传
说明：用于最新Xilinx FPGA的浮点前向快速傅立叶逆变换（FFT）IP核心（源语言VHDL）。
开发平台：VHDL | 大小：204KB | 下载0次
sh-1993 在 2022-06-23 21:25:02 上传
说明：DDR3控制器v1.60，16个读写端口，可配置宽度，优先级，每个端口上的自动突发大小和缓存。VGA...
开发平台：SystemVerilog | 大小：6271KB | 下载1次