说明：开源的USB 2.0 device IP，可用于验证和设计

说明：bitec hdmi ip core 2.0 for altera fpga

说明：简单的串口例程,verilog开发。 src目录下为设计源文件。core为Altera的IP宏功能模块。sim\funcsim为功能仿真文件。sim\parsim为时序仿真文件。dev为工程文件（包含了约束，综合、布局布线的过程文件和结果文件）。

说明：FIR滤波器的FPGA实现，基于MATLAB和Quartus平台，使用Verilog和IP core设计，有详细的说明操作文档，并附上结果图，验证可行，欢迎学习

说明：This example instantiates the DDR3 controller IP core module provided in Xilinx Vivado to achieve basic DDR3 reader operation. The simulation of the DDR3 IP core is achieved through an example of a test script automatically generated by the IP core.

说明：uart ip core quartis vivado izi pizi

说明：rgb2dvi IP核的说明文件，教你IP核实现的原理

说明：该程序实现了Cordic算法，未调用IP核通过Cordic算法进行三角函数运算

说明：FPGA 自带50M晶振，使用IP核进行5组频率分频，倍频。

说明：对于Quartus自带的IP-core FIFO的测试程序，含程序源码，仿真文件，Modelsim自动化仿真Do文件，Quartus工程

说明：本文使用在开发板上实现DDR的读写。 FPGA如果需要对DDR进行读写，则需要一个控制器。根据官方的文档控制器的时序主要有三

说明：VIVADO HLS写的sobel检测，封装成IP核。

说明：Xilinx IP core的DDS核的帮助文档，可用于VHDL和Verilog语言。版本4.0

说明：can总线控制器的IP核，可直接用于soPC中

说明：以太网协议 TCP/IP/DHCP协议verilog实现

说明：cordicgongnengshiyan

说明：8051 Core Verilog RTL IP Code

说明：里面分为八个实验，一步一步教你使用system genertor for dsp 生成能供vivado使用的IP核文件。

说明：以ip核的形式来控制数码管显示，减少cpu资源开支。

说明：IP core fft verilog code example

说明：这是许可在Xilinx Vivado 2015利用免费的IP核生成

说明：ft2232 IP Core

说明：Custom IP Core Development tutorial in Xilinx XPS Part 4

说明：Custom IP Core Development tutorial in Xilinx XPS Part 1

说明：Custom IP Core Development tutorial in Xilinx XPS Part 3

说明：Custom IP Core Development tutorial in Xilinx XPS

说明：AES 加密算法 基于流水线设计 成熟IP core

说明：ip-cores-arithmetic_core_discrete_cosine_transform_core matlab source code

说明：LCD Controller IP for Xilinx FPGA

说明：CAN IP Core can硬件的IP核，用于cpld和fpga编程can接口