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FIFO.zip - 设计了一种发送数据的FIFO，调用了RAM IP，可产生full 、empty信号，是一种异步FIFO,2020-03-20 11:18:05,下载1次
verilog顶层ETH设计模块参考.zip - 设计了ETH的功能模块，用于实现网络的数据发送和接收,2020-03-20 11:15:46,下载1次
testbench.zip - 针对仿真的testbench设计，包括时钟的产生，数据的产生和交互,2020-03-20 11:14:07,下载1次
LAN的发送数据模块.zip - 实现LAN的数据模式发送，包括网络数据格式的发送,2020-03-20 11:07:18,下载0次

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88E1111.zip - 88E1111数据手册 全 所有 包括寄存器配置，时序等
ethernet_tri_mode.zip - FPGA 10M/100M/1000M以太网IP核源码，外接88e1111phy芯片进行了仿真验证，对FPGA 以太网MAC层开发人员非常有用
loop_with_mac.rar - 88e1111配置以及fpga的mac模块的配置文件
phy_congfig.rar - 88e1111的寄存器的控制，使用verilog，已经调试通过,能够对88e1111操作。
MDIO.zip - 网络PHY88E1111的 寄存器 通讯协议的 verilog描述 能实现 lookback 能读出PHY的资料

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