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PIPE_LINING_CPU_TEAM_24.rar - 采用Quatus II编译环境，使用Verilog HDL语言编写实现了五段流水线CPU。
能够完成以下二十二条指令（均不考虑虚拟地址和Cache，并且默认为小端方式）：
add rd,rs,rt addu rd,rs,rt addi rt,rs,imm addiu rt,rs,imm sub rd,rs,rt
subu rd,rs,rt nor rd,rs,rt xori rt,rs,imm clo rd,rs clz rd,rs
slt rd,rs,rt sltu rd,rs,rt slti rt,rs,imm sltiu rt,rs,imm sllv rd,rt,rs
sra rd,rt,shamt blez rs,imm j target lwl rt,offset(base)
lwl rt,offset(base) lw rt,imm(rs) sw rt,imm(rs)
在本设计中，采取非常良好的模块化编程风格，共分十三个主要模块PIPE_LINING_CPU_TEAM_24.v为顶层实体文件，对应为PIPE_LINING_CPU_TEAM_24模块作为顶层实体模块，如下：
ifetch.v、regdec.v、exec.v、mem.v、wr.v分别实现五个流水段；
cpuctr.v用于产生CPU控制信号；
ALU.v用于对操作数进行相应指令的运算并输出结果；
DM.v数据存储器
IM.v指令存储器
datareg.v数据寄存器堆
extender.v位扩展
yiwei_32bits.v 实现32位四种移位方式的移位器
在顶层实体中，调用ifetch.v、regdec.v、exec.v、mem.v、wr.v这五个模块就实现了流水线CPU。顶层模块的结构清晰明了。对于学习verilog编程非常有用~~
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数组的话可以自己修改
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代码代码当中包含各种经典算法 ,比如各种排序 如选择排序,基数排序,快速排序等等.还有各种其他经典算法,有 8皇后问题，汉烙塔 Hanoi ,约瑟肤等了。此原文件是我们学校的一个博士从国外带回的,花了80美元,请大家好好的利用好.
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