说明：仿真锁相环系统，可以仿真锁定时间。不同的环路带宽对系统的非理想特性！

说明：PLLmatlab for simulink

说明：基于verilog的全数字锁相环的设计，基于verilog的全数字锁相环的设计。

说明：一个汇编写的锁相环程序，直接用来控制国半的LMX1601芯片，也可参考控制其它PLL IC

说明：技术文章《采用PLL设计时需注意的问题》在工程设计中有参考价值

说明：用C语言写 C51控制的PLL(SANYO LC72131)收音

说明：比较好的技术文章《基于VHDL的全数字锁相环的设计》有关键部分的源代码。

说明：一种改进的全数字锁相环设计 一种改进的全数字锁相环设计

说明：基于FPGA的新的DDS+PLL时钟发生器

说明：锁相回路可视为一个输出相位和输入相位的回授系统用以同步输入参考讯号和回授后输出信号。并让其操作同样的频率。如(图一)所示，简单锁相回路[3,4]是由三个电路构成，分别为相位侦测器（Phase Detector）、回路滤波器（Loop Filter）、压控荡器（VCO）

说明：altera公司的IP core，对于初学硬件描述语言，想要利用quartus软件自带的锁相环电路库函数实现自己想要的功能有些帮助

说明：三星的有关ARM9的S3C 系列的PLL频率设置软件，ARM开发中可以快速设置所需要的频率参数

说明：PLL-LMX2325 C程序,用于锁相环频率控制

说明：模块使用外部滤波器回路来抑制信号抖动和电磁干扰。滤波器回路由PLL接在滤波器输入引脚PLLF和PLLF2之间的电阻Rl和电容Cl、C2组成。电容 Cl、C2必须为无极性电容。在不同的振荡器频率下，R1、Cl、C2的取值不同，常用的参数组合如表l所列。PLL模块的电源引脚PLLVCCA分别通过磁珠和0.1μF的电容与数字电源引脚VDD和数字地引脚VSS连接，构成低通滤波电路，保证时钟模块的可靠供电。模块使用外部滤波器回路来抑制信号抖动和电磁干扰。滤波器回路由PLL接在滤波器输入引脚PLLF和PLLF2之间的电阻Rl和电容Cl、C2组成。电容 Cl、C2必须为无极性电容。在不同的振荡器频率下，R1、Cl、C2的取值不同，常用的参数组合如表l所列。PLL模块的电源引脚PLLVCCA分别通过磁珠和0.1μF的电容与数字电源引脚VDD和数字地引脚VSS连接，构成低通滤波电路，保证时钟模块的可靠供电。

说明：这个程序是用来对pllpost进行仿真的，该思想基于多方面的考虑

说明：这个程序是matlab用来来对锁相环（PLL）进行仿真的，这样的选择基于多方面的考虑

说明：本程序是一个PLL仿真程序，分为参数设置，仿真和后显示三部分.

说明：闻亭公司的测试程序，包括LED、EEPROM、DAC、PLL、boot等程序。

说明：使用VHDL实现锁相环,是个学习VHDL的好例子,与众分享

说明：TEA5767-PLL收音机整套方案（汇编源码）

说明：一本介绍pll的书籍，讲了它的原理，几个重要的指标参数以及几种结构种类。

说明：verilog ADPLL file with testbench.v

说明：本源程序使用C51控制的PLL(SANYO LC72131)收音,可以通过HT1621驱动LCD显示,有完整的按键控制程序模块,能通过KEY进行各种功能操作,整个程序采用模块化设计,移植方便,可以初学者参考使用.(之前的那个也是我上载的,怎么就没开通?)

说明：关于数字锁相环的使用，结合FM,AM的使用来说明

说明：数字锁相环程序，适合于FM、AM开发 数字锁相环程序，适合于FM、AM开发

说明：C51的基于KST-CD111LVD-100 car tuner Driver PLL LC72131 & LA1787 的数字调谐系统

说明：用verilog语言编写的全数字锁相环的源代码,基于fpga平台

说明：此文件是FPGA中数字时钟开发，包括时钟的分拼 ，备品

说明：实现4阶数字锁相环，老外写的，有详细注释，如果您觉得不错，就re一下