说明：在FPGA赛灵思基础3上使用Verilog HDL实现支持MIPS操作子集的CPU

说明：Exercise MIPS (Microprocessor without Interlocked Pipeline Stages) in linguagem C++

说明：Mips Simulator in c. Implemented operations => OPCODES { ADDI=0x08, ANDI=0x0C, BEQ=0x04, BNE=0x05, EXT=0x00, J=0x02, JAL=0x03, LW=0x23, ORI=0x0D, SW=0x2B } FUNCT { ADD=0x20, SUB=0x22, MULT=0x18, AND=0x24, OR=0x25, XOR=0x26, NOR=0x27, SLT=0x2A, JR=0x08, SLL=0x00, SRL=0x02, SRA=0x03, SYSCALL=0x0c, MFHI=0x10, MFLO=0x12 }

说明：单周期cpu设计，基于xilinx ISE环境设计，使用MIPS语言

说明：Mips指令模拟器，实现基本指令的的运行过程，相应的寄存器，内存，alu pc 的数值状态

说明：基于FPGA的SOC设计与功能测试，利用mips指令集编写的soc片上系统，以及功能验证

说明：五级流水线CPU实现（带Hazard），还没来得及实现Cache求高人指教

说明：基于mips架构的五级流水线硬件实现。使用verilog

说明：Mips Assembly code for sorting a matrix 10X15 including a min-max algorithm.

说明：Verilog语言开发的基于mips指令集的流水线cpu，只支持部分指令

说明：5个stage的pipeline MIPS，支持着JUMP，BRANCH等跳转命令。

说明：mips processor 5 stage pipeline

说明：This is MIPS ALU verilog code

说明：VHDL single cycle mips processor

说明：MIPS CPU RTL Reference Code

说明：单线MIPS指令的简单运行和操作，包括部分运算，比如add,or

说明：Introduction to design MIPS-pipeline processor

说明：MIPS assembly，汇编实现输入一个字符串，判断其是否为回文

说明：Mips汇编器，支持Mips汇编语言翻译为机器码，以及机器码的反汇编。支持label跳转等重要操作。

说明：一个开源mips处理器verilog 源码

说明：seem mips run 学习mips很好的资料

说明：vhdl MIPS CODE , WORKING GOOD

说明：32位MIPS指令CPU，实现31条指令，并且附带LED，七段数码管，VGA，键盘，UART等外设接口

说明：pipeline流水线用MIPS实现，用的是verilog。解决流水线的各种冲突。

说明：支持add、addi、sub、subi、beq、or、ori、lui、j

说明：简单的Mips汇编转机器码的C语言程序，能够实现简单的汇编指令及伪指令

说明：MIPS汇编教材，为数不多的MIPS权威参考

说明：RAM PROCESSOR FOR MIPS RISC PROCESSOR

说明：verilog code for mips

说明：misp 5 stage pipeline