说明：基于verilog HDL的fifo设计与测试，包含设计与测试代码，以及简单的makefile编写。整个平台是基于linux操作，仿真平台是基于SYNOPSYS的vcs工具。

说明：分两部分，基于verilog的四位和八位加法器设计，用synopsys的VCS仿真工具进行功能仿真，掌握基本的makefile编写以及linux操作。

说明：基于S10新品的2x2矩阵乘模块，附带双精度的乘法，除法ip核

说明：设计一个序检测电路，功能是检测出串行输入数据Data中的4位二进制序列1101（自左至右输入），当检测到该序列时，输出Out为1；没有检测到该序列时，输出输出Out为0，要求： （1）用状态机方法设计； （2）用Verilog HDL语言设计，用Modelsim软件做功能仿真。

说明：this book introduces the use of Verilog HDL.

说明：用verilog实现视力测试功能，可用蓝牙和按钮

说明：MIPS Implementation in Verilog. Full source code!

说明：实现红绿灯功能，增加PASS功能，使红灯强制复位到3s倒计时

说明：Verilog Camera Interface

说明：数电课程设计，数字时钟，基于Quartus II设计

说明：数电课程设计，交通灯，基于Quartus II编写

说明：PID调节器，非常好用的PID调节器模块

说明：用Verilog进行三角函数与反三角函数的计算

说明：用cordic算法求三角函数与反三角函数的Verilog编程

说明：有符号定点数加法运算代码，使用Verilog HDL语言实现

说明：design verilog hdl for mux 2to1, mux4to1, mux8to1

说明：用于快速计算32位加法，共分5级锁存器，4个8位加法器

说明：verilog扫盲文，帮助初学者大概了解verilog的最基本概况

说明：数字时钟的实现，数码管显示，实现时分秒的显示

说明：十二进制计数器，基于verilog HDL实现。

说明：AD9361 IP 核，Linux版本，Vivado2014.2

说明：BCH code Open Source

说明：电子书籍 verilog HDL 数字设计与综合 夏宇闻所编写

说明：本设计为六位约翰逊(Johnson)计数器，首先给大家介绍一下什么是约翰逊计数器，它又称扭环计数器,是一种用n位触发器来表示2n个状态的计数器。它与环形计数器不同,后者用n位触发器仅可表示n个状态。2~n进制计数器(n为触发器的个数)有2~n个状态。若以6位二进制计数器为例,它可表示64个状态。但由于8421码每组代码之间可能有二位或二位以上的二进制代码发生改变,这在计数器中特别是异步计数器中就有可能产生错误的译码信号,从而造成永久性的错误。而约翰逊计数器的状态表中,相邻两组代码只可能有一位二进制代码不同,故在计数过程中不会产生错误的译码信号。鉴于上述优点,约翰逊计数器在同步计数器中应用比较广泛。

说明：reference papers for my research work

说明：使用Basys3开发板，采用等精度测频方法实现信号的测频并通过LCD1602显示。

说明：verilog_spi A simple demo SPI interface implemented in verilog

说明：数字信号处理的FPGA实现, 包括了FPGA基础知识，浮点运算，信号处理的FIR FFT等，附录包含源代码

说明：AMBA总线apb总线的verilog代码以及相关的中断控制。