说明：the successive approximation part of the circuit. trial_root is loaded with value 8'b1000_0000 on the rising egde that makes count = 3'b000.

说明：Pulse Width modulation using Verilog HDL

说明：Multiplier for 32 bit with test bench using verilog HDL

说明：floating point divider for 32 bit with test bench

说明：32 bit floating point adder with testbench

说明：Fixed-Floating-Point-Adder-Multiplier with test bench

说明：Verilog代码实现数据流输入检测，并综合仿真

说明：Verilog2C++ translates a C++ class of a Verilog design using a cycle-accurate representation of each nets and registers. Verilog2C++ is about 10 times faster than other commercial simulators, but has only simple functions.

说明：汉明码编解码程序，便于初学者掌握verilog HDL语言的组合逻辑电路设计原则

说明：Verilog语言编写的按键去抖动模块demo

说明：一个CIC滤波器的源代码，基于verilog HDL语言

说明：自己用verilog HDL写的一个数字钟模块，包括校时功能，在Maxplusii下调试和下载通过

说明：FPGA input clock frequency 50Mhz, try to design a frequency divider to realize 1Hz count signal. Requirements: writing design modules; Write the test model.

说明：Verilog AES hdl key 128 bit code and decode

说明：aes master by vhdl code and decode

说明：《Verilog HDL设计与实战》配套代码 verilog源程序

说明：从零开始学CPLD和VERILOG HDL

说明：一本英语verilog HDL 图书,讲解很详细，锻炼英语，提高英语

说明：HDL code using verilog

说明：FPGA与CPLD编程教程，详细介绍怎样使用Verilog HDL语言编程

说明：VERILOG HDL 快速入门

说明：流水灯驱动 状态机写的 很好 已经运用有实际编程中

说明：this project for adaptive schme techniques by using LFSR design projects

说明：Verilog设计典型指导资料,有学习的价值

说明：Verilog设计典型指导资料,学习价值较高。

说明：Verilog典型电路设计,学习价值较高。

说明：Verilog HDL的13个经典实例。经过验证，值得学习

说明：subtract two number floating point (32 bit)

说明：a frequency divider and test bench with simulation results

说明：verilog教程，更加偏向工程化的verilog实用教程，有很多实际模块，推荐