说明：Vivado简明教程，包括Vivado的使用教程，还有Verilog语法知识。

说明：Verilog实现的加减法功能计数器，通过独立的自增自减信号控制计数器进行自增计数和自减计数

说明：Synchronized 16-bit Carry Select Adder based on 8-bit brick size with test bench

说明：利用分频计数器得到显示一秒的闪烁效果,进而进行流水灯实验

说明：12M晶振进行24分频达到低频频率500khz

说明：verilog 数模转换程序，包括AD与DA，AD能够对于波形的数值进行输出，使用的是ego1开发板

说明：Verilog HDL时序逻辑电路 组合逻辑电路 仿真代码

说明：Verilog 七段管显示时钟的时分秒，并且可以清零。

说明：基于xilinx的以太网通信Verilog代码

说明：数字跑表：采用红芯FPGA下载板，用Verilog HDL设计的一个数字跑表，具有复位、暂停、秒表等功能

说明：encode 一个图像处理器中的处理代码和内存有关系，来控制内存读写的，可以用起来

说明：Tiny FPGA code for programming Lattice FPGA

说明：简单的单周期CPU设计，实现的指令有：算术运算指令、逻辑运算指令、移位指令、比较指令、存储器读/写指令、分支指令、跳转指令、停机指令。

说明：misp顶层文件，verilog实现misp架构，并且支持modelsim仿真

说明：verilog实现misp架构，并且支持modelsim仿真

说明：数字钟通过verilog实现，并且支持Modelsim仿真，通过实验验证

说明：数字钟通过verilog实现，并且支持Modelsim仿真

说明：HDB3编码通过verilog实现，通过modelsim仿真

说明：FPGA实现四位数与四位数乘法，有仿真波形，合理利用FPGA资源

说明：实现对LCD1602的Verilog HDL编程

说明：让4个LED依次亮再依次灭,编写语言为Verilog HDL。

说明：basic verilog code on siso, piso, sipo

说明：IEEE std 1800-2017 systemverilog 统一硬件设计、规范和验证语言。 原版英语pdf格式，包含勘误表。

说明：设计一个信号赋值逻辑电路，在时钟信号上升沿到来时将4位信号a赋值给4位信号b，同时将信号b的原始值赋值给信号c