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fft_test.rar - 简单的时间抽取（DIT）基2FFT算法的C语言实现。,2018-06-05 22:07:47,下载2次
wrflash_test_v3_7.rar - verilog编程对FLASH的读写测试，包含FLASH的Verilog测试模型,2018-06-05 22:02:40,下载10次

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usart_verilog.rar - 通用串行异步收发器8251的Verilog HDL源代码.doc
STM32F10xxx-USART-application-examples.rar - STM32F10xxx USART application examples
usart.rar - Usart model in vhdl code
DDR3-SDRAM-Verilog-Model.zip - 官方网站的verilog语言描写的ddr3 sdram仿真模型。各种型号可选。
XilinxhighspeedGTPguider.rar - Xilinx公司GTP指南，中文指南，很有帮助
Rapid-IO.zip - 实用的RAPID IO技术资料，值得参考
the-design-of-rapidio.rar - 本书主要讲解了rapidio的设计思路极其设计方法，对数字通信的同学有帮战
rio_latest.tar.gz - rapidIO 的VHDL代码，包括协议和交换代码，非常棒，值得学习
SRIO-phy-code.rar - SRIO接口物理层的实现代码，非常复杂，完全自己用verilog编写，支持5G速率，可以作为开发参考
SRIO_Programming_Performance.rar - srio 编程说明，包括其性能测试和注意问题
srio_test_1.zip - xilinx rapidio仿真,xilinx ip core 改核为收费核，用liscense获取核文件，共享个大家学习
SRIO_MasterSlave_DIO.zip - srio测试代码 可以在dsk6455上运行 以及详细的运行指导
crc16_d64_tx.rar - 一个在SRIO中使用的CRC校验代码，非常好用
rdf0224-ac701-multiboot-c-2014-1.zip - 该程序是Xilinx7系列FPGA多重程序加载的代码，在FPGA外部FLASH建立多个程序镜像和map，通过代码实现不同镜像的加载和切换
dpd_v6_0_example_design.zip - xilink DPD V6.0 IP Core design example
qam16-TX.rar - 基于Altera MAX10 FPGA的QAM16发送端设计代码，其中采用了MAX10 Fir滤波器IP核。供相关设计人员参考，或者进一步咨询本人。
kc705-pcie-rdf0106-14.4-c.zip - 适合ise14.4软件使用的KC705套件的PCIE核使用教程，这是相关的代码，实现了PCIE的基本功能
ug947-vivado-partial-reconfiguration-tutorial(1). - tcl partial reconfig synthesis code
xapp1178.zip - Source code for xilinx dp application for fpga
hdl-master.zip - AD9361的ip核，已经调试通过，在vivado上可以运行通。AD9361是一个双通道的便捷收发器，通常用于3G/4G基站。

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