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DDS_50M.zip - 打包好的ISE工程，可以直接使用，通过ISE内部调用的IP核产生输出正弦信号。,2020-07-31 13:46:45,下载2次
Untitled2017314.zip - 本代码可用于图像仿真及相关的数值分析、赛道类型判断,2017-12-06 21:32:25,下载1次

近期下载：

MCDF.zip - 设计一个多动能选择器，完整verilog代码
mem.rar - 一种用于测试SRAM阵列的MARCH-C算法；使用Verilog语言描述，包括SRAM模块、MRACH-C算法还有testbench
uart_EP3C16_FIFO.rar - Verilog编写的串口RS232收发字符串程序,使用FIFO作为数据缓冲区,有效收发字符串长度为256字节,解决了利用串口调试工具与FPGA通讯只能收发单字节的问题.
UART.rar - 本人自己编写的FPGA异步串口通信模块（UART），基于QuartusII环境，verilog语言编写，包含仿真和全部程序及说明，验证通过，具有很好的稳定性和参考价值！
UART.rar - 使用方法： uart编程,拷贝到硬盘，用ISE打开工程文件即可
FPGA-digital-circuit-design.rar - < FPGA数字电子系统设计与开发实例导航> 一书的代码，FPGA数字电子系统设计与开发实例导航,用硬件描述语言编写的，I2C,UART,USB，VGA，CAN-BUS，网络等等的书籍配套原代码。。。。 使用方法： 1.拷贝到硬盘。 2.用ISE创建项目，分别加入各个代码文件，即可。
eetop.cn_uart 源码 (Verilog).zip - Verilog编写的UART通信模块，比较清晰
ex8_232.zip - 这是一个用于自收自发的uart通讯代码，包括波特率设置模块、uart收发模块，上位机使用串口调试助手
FPGA的rs232串口通信verilog编码.zip - 基于FPGA的rs232串口编程 使用Verilog语音
eetop.cn_串口Verilog程序(已验证).rar - 基于Verilog编写的串口通信协议模块
uart.rar - 串口通信通用模块，FPGA Verilog语言 ise，vivado环境
uart-verilog-vhdl.zip - 拿verilog和vhdl编写的串口通信代码(可综合)
RS232.rar - RS232串口通信协议，verilog实现，通过FPGA完全调通。
DDS.zip - 利用ISE中的ip核产生正弦和余弦波形，包含有test测试文件
memory_testbench_systemverilog.zip - memory_testbench using systemverilog
verilog_sine-wave-generator.rar - verilog语言书写的基于DDS相频累加器的正弦波发生器
sin_generate.zip - verilog 实现 dds正弦 函数信号发生器，包括地址产生模块，rom查找表，正弦信号输出
DDS-frequency-synthesizer.rar - 本文主要讨论了Verilog语言的基于DDS的波形发生器的设计。从设计要求入手，本文给出了DDS的详细设计过程，包括各个模块的设计思想，电路图，Verilog语言程序代码。其大致思想为通过频率控制字和相位控制字去控制正弦函数的ROM存储表的地址并对应着得到其幅度值，最终达到输出需要波形的目的。
sin.rar - 用Verilog语言在FPGA内实现一256个采样点的正弦波，已尝试，挺好用的~~~
frequency.rar - 能够检测方波正弦波以及锯齿波的频率，并且以及试过可以运行，采用的开发环境是ISE，编程语言是Verilog

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