说明：一个初步的数字锁相环程序，没有测试文件，应该可以运行。

说明：基于锁相环的BPSK，QPSK的调制解调程序，并给出了仿真结果

说明：数字锁相环教案。 数字锁相环教案。

说明：正交频分复用基于IEEE802.11a的PTA跟踪法，同学自己编的，较复杂，运用了锁相环

说明：锁相环原理的Matlab仿真程序（调试修改不同参数得到不同波形图）

说明：该程序描述了二阶锁相环的环路滤波器的设计和线性模型分析

说明：全数字锁相环 功能与74297相同 提供参数配置

说明：基于FPGA设计数字锁相环，提出了一种由微分超前/滞后型检相器构成数字锁相环的Verilog-HDL建模方案

说明：微分器：利用数字锁相环进行位同步信号提取的关键模块

说明：介绍了数字锁相环的3种设计方法，并对各自的工作原理做了详细分析。

说明：在MATLAB环境下，对全数字锁相环的仿真，分析锁相环的性能参数

说明：环路滤波器的设计，基于FPGA的锁相环应用。

说明：一阶全数字锁相环VERLOGIC程序代码，调试通过。

说明：分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。 偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。

说明：在总结前人提出的一些锁相环仿真模型的基础上，用Matlab语言构建了一种新的适用于全数字仿真模型。

说明：这是锁相环芯片MC145170程序，单片机是用at89s52的

说明：FPGA弹弓无线呼叫系统分发射和接收两大部分。发射部分采用锁相环式频率合成器技术

说明：c8051120锁相环，定时器3的初始化和使用

说明：一种基于锁相环的数字频率合成器的设计

说明：用于时钟恢复的全数字锁相环设计，可以去掉时钟的抖动。

说明：针对高频感应加热电源中用传统的模拟锁相环跟踪频率所存在的问题,提出一种非常适合于高频感应加热的 新型的数字锁相环。使用FPGA 内底层嵌入功能单元中的数字锁相环74HCT297 ,并添加少量的数字电路来实现。最后利 用仿真波形验证该设计的合理性和有效性。整个设计负载范围宽、锁相时间短,现已成功应用于100 kHz/ 30 kW 的感应加 热电源中。

说明：本文在说明全数字锁相环的基础上，提出了一种利用FPGA设计一阶全数字锁相环的方法，并 给出了关键部件的RTL可综合代码，并结合本设计的一些仿真波形详细描述了数字锁相环的工作过程，最后对一些有关的问题进行了讨论。

说明：一种关于高速时钟提取的文章，讲述了锁相环提取时钟的优缺点。

说明：基于ADF4106的锁相环程序，4106由单片机C8051F530提供控制字，输出频率3.6GHz，已经在单班上进行过调试。

说明：一个实现简单的数字锁相环Verilog代码，本人借鉴网上现有的代码后经修改在Cyclone II上调通实现，里面有ModelSim仿真成功的波形图

说明：FPGA中实现基于查找表方式（LUT）的DDS实现，可用在数字下变频和COSTAS锁相环中，Verilog编写，本人已经调通

说明：该程序实现的锁相环，运行环境为matlab，二阶的环路滤波器

说明：DP256_HCS12_PLL锁相环驱动程序

说明：第一部分 概论 第一章 仿真的作用 第二章 仿真方法论 第二部分 基本概念与方法 第三章 采样与量化 第四章 带通信号与系统的低通仿真模型 第五章 滤波器模型与仿真方法 第六章 案例研究：锁相环与微分方程方法 第七章 随机信号的产生与处理 第八章 后处理 第九章 蒙特卡罗方法导论 第十章 通信系统的蒙特卡罗仿真 第十一章无线系统仿真的方法论 第三部分 第十二章非线性系统的建模与仿真 第十三章时变系统的建模与仿真 第十四章波形信道的建模与仿真 第十五章离散信道模型 第十六章高效仿真技术 第十七章案例研究：蜂窝无线通信系统的仿真 第十八章仿真实例

说明：仿真了锁相环工作到一定时间后达到锁定状态的过程，程序采用的是一阶RC低通滤波器即二阶一型环