transmit_MCU.rar - DATA_Sramble：扰码模块;DATA_Pilot_Insert：插入导频;data_interleaver：交织器;DATA_CONV_encode：卷积码编码;DATA_16QAM_MAP：调制;CP_ADDER：加循环前缀clock_generator：时钟产生;IFFT：傅立叶反变换;long_training：长训练序列;short_traning：短训练序列;transmit_MCU：主控单元,2018-07-29 00:23:30,下载8次
PowerSum.zip - 此模块的主要功能是实现距离单元数据的功率和求解，即把输入信号的实部、虚部分别
求解平方和，然后把两者相加，每个距离单元内有1024个复数数据
接口：
clk 时钟信号，50MHz
rst_n 复位信号，低电平有效
PowerSumInEn：功率和模块输入信号的有效信号，1bit，高电平有效
PowerSumInRe：功率和模块输入信号的实部，8bit
PowerSumInIm：功率和模块输入信号的虚部，8bit
PowerSumOut： 功率和模块输出信号，即功率和，16bit
PowerSumOutEn:功率和模块输出信号有效 ，1bit，高电平有效,2017-03-14 09:21:50,下载4次
syn_wr.rar - 一般来说，CPU的读写时钟会引入到PLD中，笔者利用CPU的读写时钟实现同步读写寄存器，提高设计的可靠性。因此这种建模方式是推荐的CPU读写PLD寄存器建模方式,2016-06-12 15:53:42,下载1次
if_single.rar - 所以从语法上讲，多if语句（if... if… if…）可以建模具有优先级的条件判断结构；而单if语句（if...else if…else if…）和case语句可用于建模不带优先级的条件判断。但是随着综合工具优化能力的不断增强，新型的综合工具大多时候会自动优化掉优先级结构，以减少芯片面积，提高时序性能。另外，条件结构的综合结果是否带有优先级不但取决于综合工具的类型和版本，还和目标器件或目标库有直接关系,2016-06-12 15:52:13,下载1次
syn_rst.rar - 指定同步复位时， always的敏感表中仅有时钟沿信号，仅仅当时钟沿采到同步复位的有效电平时，才会在时钟沿到达时刻进行复位操作,2016-06-12 15:49:05,下载1次
srl2pal.rar - 数据流串并转换的实现方法多种多样，根据数据的排序和数量的要求，可以选用移位寄存器、RAM等来实现。对于数据量比较小的设计来说，可以使用移位寄存器完成串并转换；对于排列顺序有规定的串并转换，可以用case语句判断实现；对于复杂的串并转换，还可以用状态机实现,2016-06-12 15:46:22,下载2次
FFT.rar - 使用Verilog硬件描述语言实现信号处理中的FFT信号的变换,2016-06-12 15:40:37,下载4次
evrc_float_2.rar - dat文件与txt文件之间互相转换的C++代码，简单好用，非常方便，希望对大家有用,2015-04-02 15:39:06,下载1次
xiandaixinhaochulizuoye.rar - 基于MATLAB的程序编码。实现一种编码方式，实现对信号的内插级抽取,2015-01-23 09:24:18,下载7次