fifo_uart_vhdl.zip - 带FIFO的串口收发模块 功能完善32位的fifo
SDRAM_FPGA.zip - 这个是SDRAM的控制程序，包括包括UART和FIFO模块，适合FPGA开发人员看，也适合初学者学习。
vhdl0716.rar - ISE7.1，采用VIRTEX-II芯片。实现adc数据采样，平均，通道选择，采样时钟选择，数据格式调整，内含fifo,uart等模块。
tx.rar - 自己编写的串口UART发送的Verilog模块。与FIFO连接，可以实现自动连续发送。
uart_EP3C16_FIFO.rar - Verilog编写的串口RS232收发字符串程序,使用FIFO作为数据缓冲区,有效收发字符串长度为256字节,解决了利用串口调试工具与FPGA通讯只能收发单字节的问题.
UART.rar - UART文件 包括发送器 接收器 fifo 测试文件
OK_FIFO_2_UART.rar - Verilog写的串口模块，，，接收发送，，本人写的，，实验好用！！！
uart_fifo.rar - FPGA模拟UART,实现对自发自收.从电脑的串口调试助手发送数据给FPGA，FPGA接收到数据之后会将数据再次发送回电脑，在串口调试助手上显示
uart_fifo_design.rar - 关于uart PC调试的FIFo 通信设计，经过n次设计 1024 无数次发送没出现bug
uart.zip - 带有fifo的功能模块，具有发送模块和接收功能模块
uartfifo.rar - 串口通信例程，使用FIFO数据缓存。Verilog源码，基于FPGA的uart开发，加深理解。
UART_TVHDL.rar - 基于VHDL的UART通讯设计:实现CPLD与PC间的串口（RS232）通讯。CPLD可以连续接收PC的8位数据，并把数据写入FIFO（先进先出存储器）中，接收完成后CPLD再从FIFO中取出这8位数据发送到PC。
uart_test.zip - 收发端都采用2M波特率发送串口数据，通过PIN口直接输入输出串口数据，目的是为了跟外围高速器件完成高速的串口数据的收发，普通USB转串口的都只能支持不到1M的波特率，内部采用乒乓FIFO进行时钟域切换以及缓存
uart_test.zip - 用verilog实现的uart，包含接收和发送模块，还有测试用fifo
parameter_UART_RX.rar - 之前上载了一个串口接收模块，确实漏了一个文件，这次重新发一下。修改了PARITY_CHECK模块，这样可以支持无校验的应用。这个串口接收模块可以使用parameter参数化配置传输速率、传输位宽和校验。采用Verilog语音编程实现。使用者根据串口的要求配置好参数，并根据缓冲的大小配置FIFO就可以使用。对帧错误（停止位不为高），检验错误和读FIFO超时（FIFO满的情况下，有新的数据到）等现象进行了检查。
uart_ip_send&&recv_xilinx_fifo.zip - 带FIFO的uart收发程序，在xilinx kintex7上已经验证
UART_FIFO.zip - FPGA，串口调试程序，接收模块，含FIFO IP核
uart.rar - 黑金FPGA开发板串口收发程序，其中加入FIFO模块作为输入输出缓冲